QFN

プロダクトガイド

（Quad Flat Non-leaded Package）

１.パッケージ アウトライン ３頁

２. ＱＦＮパッケージの優位性 ４～７頁

３.パッケージ ラインナップ ８頁

４.組立プロセスフロー ９頁

５.設計ルール １０～１１頁

６.パッケージ外形図 １２～１９頁

７.出荷形態 ２０～２１頁

目 次

２

1. パッケージ アウトライン

SIDE VIEW BOTTOM VIEW TOP VIEW

特徴 －１．リード端子を裏面に配置した小型軽量薄型なパッケージ。

－２．高放熱特性と高周波製品に対応。

－３．ﾀﾞｲﾊﾟｯﾄﾞ露出タイプ／内蔵タイプの２種類を用意。

－４．基板実装時に有利なスタンドオフを確保。

－５．Ｐbフリー／ハロゲンフリー化による環境対応・対策製品。

ﾘｰﾄﾞ ﾀﾞｲﾊﾟｯﾄﾞ ﾘｰﾄﾞ

Ag ﾍﾟｰｽﾄ

ﾓｰﾙﾄﾞ樹脂 Au ﾜｲﾔｰ

ﾁｯﾌﾟ

１ピン表示マーク

３

ﾀﾞｲﾊﾟｯド

露出ﾀｲﾌﾟ

ﾀﾞｲﾊﾟｯド

内蔵ﾀｲﾌﾟ

ﾀﾞｲﾊﾟｯﾄﾞ ﾘｰﾄﾞ

2.ＱＦＮパッケージの優位性

４

ＱＦＮの他ＰＫＧ（ＱＦＰ／ＳＳＯＰ）に対する優位点

１．高密度実装に有利。

２．放熱特性が優れている。

３．高周波デバイスに適している。

-１．実装面積／高さ比較

VQFN52pin

QFP44pin

72%減

VQFN40pin

SSOP30pin

69%減

ｈ＝0.86 ｈ＝1.5 ｈ＝0.86 ｈ＝1.8

ＱＦＰ／ＳＳＯＰとの比較では、ＱＦＮの方が約７０％実装面積が小さく、取り付け高さに

ついても最大 ０．９４ｍｍ低い。 → 高密度実装に有利である。

52mm2 25mm2 80mm2

0.64mm 0.94mm

185mm2

-２．熱抵抗値比較

ＱＦＰ／ＳＳＯＰとの比較では、ＱＦＮの方が最大で５９℃熱抵抗値が低い。

（放熱特性が優れている）

ＱＦＰ ｖｓ ＱＦＮ ＳＳＯＰ ｖｓ ＱＦＮ

５

《放熱特性の重要性》

高速・大電力・高周波用デバイスではチップの発熱が大きく、その熱が蓄積すると、

「動作速度の低下」，「誤動作」，「故障率の増加」などの原因となります。

より放熱性の高いパッケージを選定することは、この懸念点を回避する一つの手段となります。

熱抵抗値

0

20

40

60

80

100

SSOP30pin VQFN40pin内蔵 VQFN40pin露出

℃／Ｗ

59℃差

10.0ｘ6.0 5.0ｘ5.0 5.0ｘ5.0

熱抵抗値

0

20

40

60

80

100

ＱＦＰ44pin VQFN52pin内蔵 VＱＦＮ52pin露出

℃／Ｗ

10.0ｘ10.0 7.2ｘ7.2 7.2ｘ7.2

49℃差

６

-３．Ｌ／Ｃ測定値比較 （１）インダクタンス

ＱＦＰ ｖｓ ＱＦＮ ＳＳＯＰ ｖｓ ＱＦＮ

ＱＦＰ／ＳＳＯＰとの比較では、ＱＦＮの方が最大４．０ｎＨ（※）インダクタンスが

低く、高周波デバイスに適している。

《低インダクタンスの重要性》

インダクタンスは、その値が大きくなればなる程、又、電気信号が高周波になればなる程、

電気特性に影響を与え、デバイスの性能が悪化したり誤動作の原因となります。

よって、インダクタンスの低いパッケージは高周波デバイスに適しています。

リードインダクタンス

0

2

4

6

8

QFP44pin VQFN52pin内蔵 VQFN52pin露出

ｎＨ

最長リード

最短リード

4.0

nH差

10.0ｘ10.0 7.2ｘ7.2 7.2ｘ7.2

リードインダクタンス

0

2

4

6

8

SSOP30pin VQFN28pin内蔵 VQFN40pin露出

ｎＨ

最長リード

最短リード

4.0

nH差

10.0ｘ6.0 5.0ｘ5.0 5.0ｘ5.0

※）本評価は、同一の測定器・測定方法によるパッケージ比較を目的に実施したものです。 よって、実測データは測定誤差

を含んでおりますので御了承願います。

（２）キャパシタンス

ＱＦＰ ｖｓ ＱＦＮ ＳＳＯＰ ｖｓ ＱＦＮ

７

ＱＦＰ／ＳＳＯＰとの比較では、ＱＦＮの方が最大０．３３ｐＦ（※）リード間キャパシ

タンスが低く、高周波デバイスに適している。

《低リード間キャパシタンスの重要性》

リード間キャパシタンスは、その値が大きくなればなる程、又、電気信号が高周波になれ

ばなる程、電気特性に影響を与え、デバイスの性能が悪化したり誤動作の原因となります。

よってリード間キャパシタンスの低いパッケージは、高周波デバイスに適しています。

0.2

8p

F差

10.0ｘ6.0 5.0ｘ5.0 5.0ｘ5.0

0.3

3p

F差

10.0ｘ10.0 7.2ｘ7.2 7.2ｘ7.2

※）本評価は、同一の測定器・測定方法によるパッケージ比較を目的に実施したものです。 よって、実測データは測定誤差

を含んでおりますので御了承願います。

3. パッケージ ラインナップ

基本設計 7.2ｘ7.2（52pin) Size ： ＪＥＩＴＡ準拠

6.0ｘ6.0／5.0ｘ5.0 Size ： ＪＥＤＥＣ準拠 個片封止 ＴＹＰＥ

８

パッケージ ダイパッド

露出／内臓

Lead

Pitch

（ｍｍ）

PIN Count

Size(mm） （mm） 28 32 36 40 48 52

7.2×7.2 VQFN

(h=0.86)

露出 0.4 ○

0.5 ○

内蔵 0.4 ○

0.5 ○

6.0×6.0 VQFN

(h=0.86)

露出 0.4 ○

0.5 ○ ○

内蔵 0.4 △

0.5 △

5.0×5.0 VQFN

(h=0.86)

露出 0.4 △ ○

0.5 △ ○

内蔵 0.4 △

0.5 ○

○：ラインナップ済み △：順次ラインナップ整備予定 注）上表はＳｎＢｉめっき製品を対象としています。

Pdめっき製品については、お問合せ下さい。

4. 組立プロセスフロー

注）Ｏ／Ｓチェック、テスティング等は御要望により対応検討致します。 ９

ダイシング ダイボンディング ワイヤーボンディング

ウェーハ

貼付けシート ブレード

ﾘｰﾄﾞ ﾀﾞｲﾊﾟｯﾄﾞ ﾘｰﾄﾞ

Ag ﾍﾟｰｽﾄ ﾁｯﾌﾟ

Au ﾜｲﾔｰ

樹脂封止 外装メッキ（※） 捺印

出荷検査 リードカット 梱包 & 出荷

ＮＤＫ

ＮＤＫ ＮＤＫ

※）Pdめっき製品の場合、外装めっき工程

は有りません。

5. 設計ルール

１０

(Chip Thickness) B (Wire Loop Height)

A

ﾜｲﾔｰ長さ（DownBond／GroundBond除く）

Min ： 0.7mm Max ： 3.7mm

Ｈ(DownBond／GroundBond有り)

Ｉ（ DownBond／GroundBond無し）

ﾊﾟｯｹｰｼﾞ タイプ A(mm)

Max

B(mm)

Max

C(μm)

Min

D1(μm)

Min

D2(μm)

Min

E(μm)

Min

F(μm)

Min

G(μm)

Min

H(mm)

Min

Ｉ(mm)

Min

QFN

ﾀﾞｲﾊﾟｯﾄﾞ

露出 0.3 0.25 60

(100)

50

(70)

52

(72) 30 100 10 0.5 0.15

ﾀﾞｲﾊﾟｯﾄﾞ

内蔵 0.2 0.17

注） ・上記規格は、ﾊﾟｯﾄﾞﾚｲｱｳﾄやﾀﾞｳﾝﾎﾞﾝﾄﾞﾜｲﾔｰ数などの諸条件により、適用できない場合があります。

・（ ）内寸法は量産安定性を勘案した場合の推奨寸法です。

・ワイヤー径は、２５又は２３μｍφが標準となりますがそれ以外の場合は御相談下さい。

・組立可否については、ﾊﾟｯﾄﾞﾚｲｱｳﾄや配線ﾊﾟﾀｰﾝの情報を御提示戴ければ、組立検討致しますので御相談下さい。

(Pad Size)

C (Pad Pitch)

D２ E

F

F

(Pad Size開口部) D１

E

Ｇ

設計ルール（１）

5. 設計ルール

１１

・ダイシングライン幅 AlやCu等のメタル有り ： ７０μｍ以上

AlやCu等のメタル無し ： ４２μｍ（量産推奨４５μｍ）以上

・チップ厚みは、ダイパッド内蔵／露出タイプ共に、２００μｍが標準となります。

露出タイプは３００μｍまで対応可能ですが、ダウンボンド有りの場合は２００μｍが標準となります。

設計ルール(2)

ﾊﾟｯｹｰｼﾞｻｲｽﾞ

A X A (mm) ﾀｲﾌﾟ

ﾀﾞｲﾊﾟｯﾄﾞｻｲｽﾞ MAX

B X B （ｍｍ）

ﾁｯﾌﾟｻｲｽﾞ MAX

C X C （ｍｍ）

ＤＢ／ＧＢ無し

ﾁｯﾌﾟｻｲｽﾞ MAX

C X C （ｍｍ）

ＤＢ／ＧＢ有り

7.2 x 7.2 ﾀﾞｲﾊﾟｯﾄﾞ露出 ５．４０ ５．１０ ４．４０

ﾀﾞｲﾊﾟｯﾄﾞ内蔵 ４．３０ ４．００ ３．３０

6.0 x 6.0 ﾀﾞｲﾊﾟｯﾄﾞ露出 ４．６８ ４．３８ ３．６８

ﾀﾞｲﾊﾟｯﾄﾞ内蔵 ３．１０ ２．８０ ２．１０

5.0 x 5.0 ﾀﾞｲﾊﾟｯﾄﾞ露出 ３．６８ ３．３８ ２．６８

ﾀﾞｲﾊﾟｯﾄﾞ内蔵 ２．２０ １．９０ １．２０

注） ﾋﾟﾝ数によりﾀﾞｲﾊﾟｯﾄﾞｻｲｽﾞが異なる場合がありますので、組立設計ルール（１）と同様に、ﾁｯﾌﾟ情報を御提示戴ければ

組立検討致します。

Ｃ Ｂ Ａ

設計ルール（１）補足

6. パッケージ外形図 ラインナップ済み 製品外形図

１２

ＶＱＦＮ52pin（7.2×7.2）ﾀﾞｲﾊﾟｯﾄﾞ内蔵ﾀｲﾌﾟ

１３

ＶＱＦＮ52pin（7.2×7.2）ﾀﾞｲﾊﾟｯﾄﾞ露出ﾀｲﾌﾟ

１４

ＶＱＦＮ48pin（7.2×7.2）ﾀﾞｲﾊﾟｯﾄﾞ内蔵ﾀｲﾌﾟ

１５

ＶＱＦＮ48pin（7.2×7.2）ﾀﾞｲﾊﾟｯﾄﾞ露出ﾀｲﾌﾟ

１６

ＶＱＦＮ48pin（6.0×6.0）ﾀﾞｲﾊﾟｯﾄﾞ露出ﾀｲﾌﾟ

１７

ＶＱＦＮ40pin（5.0×5.0）ﾀﾞｲﾊﾟｯﾄﾞ露出ﾀｲﾌﾟ

１８

ＶＱＦＮ32pin（5.0×5.0）ﾀﾞｲﾊﾟｯﾄﾞ露出ﾀｲﾌﾟ

１９

ＶＱＦＮ28pin（5.0×5.0）ﾀﾞｲﾊﾟｯﾄﾞ内蔵ﾀｲﾌﾟ

7. 出荷形態 -1：トレイ梱包

◎出荷トレイ収納数 （トレイ：ＪＥＤＥＣ準拠）

搭載方法 包装方法

１．トレイに搭載後､最大５段まで重ね最上段に蓋と して空のトレイを重ねる｡

２．テープで２ヶ所以上結束する｡

３．帯電防止用ビニル袋に入れ､密封する｡

４．包装箱に入れ封止する｡

結束テープ

蓋用空トレイ

１．パッケージの１ピン方向とトレイの面取り方向 を合わせ､下図に示す順序で並べます｡

トレイ

ＭＡＸ ５段

２０

Ｓｉｚｅ（ｍｍ□） 収納数（Ｐ／トレー） 収納数(Ｐ／箱）

７．２×７．２ ２６０ １３００

６．０×６．０ ４９０ ２４５０

５．０×５．０ ４９０ ２４５０

注）表記の出荷形態は当社標準です、ご要望により対応検討致します。

１ピン方向

収納順序

① ② ③

ｏｒ

-2：テーピング梱包

２１

搭載方法 包装方法

7. 出荷形態

１．パッケージの１ピン方向とテープのスプロケット穴方向を合わせ､下図のようにポケットへ収納する｡

※１ピン方向は上図４方向の

いずれかになります。

お客様指定となります。

ATTENTION =========

１．リール毎に帯電防止袋に包装、密封する｡

２．包装箱に入れ封止する｡

◎包装形態

テープ幅 ポケットピッチ リールサイズ 収納数

１２ｍｍ ８ｍｍ ３３０ｍｍφ ２，５００個／リール

注）表記の出荷形態は当社標準です、ご要望により対応検討致します。

本資料に掲載しております内容は、予告無く変更する場合がありますので、最新版につきましては当社営業担当部門に御確認下さい。

内藤電誠工業株式会社 デバイスカンパニー 経営本部 営業部 組立営業課 神奈川県 川崎市 中原区 下沼部１９３３ ＴＥＬ（０４４）４３１－７１２５ ＦＡＸ（０４４）４３１－７１３５ ＵＲＬ http://devices.lsi.ndk-grp.co.jp/

お問合せ: NAITO_manuf_serv_QA@ndk-grp.co.jp ２０１４．８