Semiconductor technology & processing

De verticale nanodraad-transistor: bouwsteenvoor compacte SRAM-geheugencellenVerticale nanodraad-veldeffect-transistoren (nanodraad-FETs) hebben veel mogelijkheden, ze kunnen bv. gebruiktworden voor de ‘super-schaling’ van SRAM-cellen.

IntroNanodraad-veldeffect-transistoren (nanodraad-FETs) in een verticale configuratie beloven de huidigechiptechnologie tot haar uiterste schalingslimieten te drijven. Ze nemen maar een kleine oppervlakte in en zijntoch zeer performant, waardoor ze zouden kunnen gebruikt worden als bouwblok voor erg compacte staticrandom access memory (SRAM)-geheugencellen. In deze toepassing kunnen ze ook een belangrijke rol spelen bijhybride schaalverkleining – een nieuwe manier van chip-schaling waarin niet één maar verschillende typestransistorarchitecturen in eenzelfde systeem-op-chip worden geïntegreerd.

In dit artikel belichten Nadine Collaert (distinguished member of technical staff bij imec), Anabela Veloso(principal member of technical staff bij imec) en Trong Huynh-Bao (R&D engineer bij imec) de mogelijkheden vanverticale nanodraad-FETs. Ze bespreken ook de integratieroutes voor dit type transistoren en hebben het over de‘super-schaling’ van SRAM-cellen.

Hybride schaalverkleining

De traditionele schaalverkleining van transistoren is nog altijd één van de fundamenten van dehalfgeleiderindustrie sinds Gordon Moore in 1965 zijn Wet van Moore voorstelde. Maar recent is er nog een anderetrend in de technologie-roadmap verschenen: hybride schaalverkleining – ook wel gehybridiseerdeschaalverkleining, heterogene schaling of heterogene integratie genoemd.

"Het grote verschil met traditionele transistor-schaling is dat hybrideschaalverkleining niet langer één transistorarchitectuur gebruikt om het helesysteem op te bouwen."

In de plaats daarvan worden er verschillende architecturen ingezet voor verschillende onderdelen van hetsysteem-op-chip, afhankelijk van hun functie in het systeem. Zo zou bv. magnetoresistive RAM (MRAM) gebruiktkunnen worden voor het embedded cachegeheugen, sterk geschaalde FinFETs voor de meest performante centraleverwerkingseenheden (CPU cores) en spin-logische transistoren voor de ultralaag-vermogen functies. In de contextvan hybride schaalverkleining zou er ook voor de verticale nanodraad-FET een belangrijke rol zijn weggelegd. Zoals

1/8

imec onlangs aantoonde, is het een beloftevolle technologie voor het maken van erg compacte SRAM-geheugencellen.

De verticale nanodraad-FETGate-all-around (GAA) nanodraad/nanosheet FETs zijn in zekere mate een natuurlijke evolutie van de huidigeFinFET-technologie. In een nanodraad-FET wordt het dunne geleidingskanaal van de transistor (de nanodraad)volledig omgeven door de poort – vandaar de benaming ‘gate-all-around’. Daardoor kunnen de korte-kanaals-elektrostatische effecten (SCE) beter gecontroleerd worden, wat erg belangrijk is voor de meer geavanceerdetechnologienodes. Met deze technologie zou ook de dichtheid van de transistoren verder geschaald kunnenworden, wat met andere architecturen moeilijker gaat door problemen met het schalen van de poort-pitch (deonderlinge afstand tussen de poorten van de transistoren).

Nanodraad-FETs kunnen zowel in een laterale als in een verticale configuratie geïmplementeerd worden.Nanodraad-transistoren in een laterale configuratie bevinden zich echter in een tweedimensionale layout,waardoor ook hun verdere schaalverkleining uiteindelijk op fysische grenzen zal stuiten. Zo zal bv. de plaats diebeschikbaar is om de poorten en de contacten te plaatsen, te klein worden. Ook zullen in de back-end-of-line –waar de transistoren onderling met elkaar verbonden worden door interconnects – te veel metaaldraden in een tekleine ruimte aanleiding geven tot een ‘congestie’ in de bedrading.

En daar zouden verticale GAA nanodraad-FETs een interessante rol kunnen spelen. Met deze transistoren gaan wevan een 2D- naar een 3D-layout-configuratie, waarbij de lengte van de poort verticaal gedefinieerd wordt. Eendergelijke disruptieve innovatie vraagt zeker om een co-optimalisatie van processing en ontwerp al vroeg in deontwerpfase, maar brengt ook nieuwe opportuniteiten.

Daardoor kan de poortlengte meer relaxed worden zonder daarom een grotere oppervlakte van de wafer teverbruiken. Ook de diameter van de nanodraad kan wat groter gemaakt worden terwijl toch de controle over dekorte-kanaal-effecten behouden blijft. Beide aspecten zijn voordelig vanuit het standpunt van variabiliteit.

Een belangrijk voordeel is dat de lengte van de poort in deze configuratie niet beperktwordt door de voetafdruk van de transistor.

2/8

Schematische voorstellingen van (links) de laterale nanodraad-FET met één of twee verticaal gestapelde lateralenanodraden, en (rechts) de verticale nanodraad-FET.

"Een meer relaxte afmeting van de nanodraad kan ook voordelig zijn voorhoge-mobiliteits-transistoren die in het geleidingskanaal germanium of III-V-materialen gebruiken als alternatief voor silicium."

Deze hoge-mobiliteits kanaal-materialen beloven een lager vermogenverbruik van de transistor door een verlagingvan de werkspanning, en dit met behoud (of zelfs verbetering) van de performantie. Maar theoretische studiesvoorspellen dat bij kleinere diameters van de nanodraad de mobiliteit zou afnemen, waardoor het voordeel vandeze hoge-mobiliteitsmaterialen verloren gaat. Dit probleem kan worden opgelost met nanodraadjes in eenverticale configuratie, wat meer speling toelaat in hun afmetingen.

Met de verticale nanodraad-transistor zouden ook het vermogenverbruik en de parasitaire capaciteiten enweerstanden (RC parasitics) verbeteren.

"Dat blijkt onder meer uit een vergelijkende analyse die imec maakte tussen FinFETs (met drievoudige poort), laterale nanodraad-FETs en verticalenanodraad-FETs."

Voor de 5nm technologienode vertonen de verticale nanodraad-FETs lagere waarden voor de parasitaire capaciteiten weerstand dan de andere twee architecturen. Zo worden veel grotere ‘RC parasitics’ gemeten bij lateralenanodraad-FETs waarbij meerdere horizontale nanodraadjes verticaal gestapeld worden om een verhoogdeaandrijfstroom te bereiken. Berekeningen tonen ook aan dat de verticale nanodraad-FETs het beter doen op hetgebied van vermogenverbruik. Door de toename van het aantal draagbare toepassingen is laag vermogenverbruikeen erg belangrijke factor geworden.

Compacte SRAM-cellenHet relaxeren van de poortlengte blijkt ook een belangrijke parameter te zijn voor het optimaliseren vanprocesvariabiliteit, een kritische factor bij de schaalverkleining van SRAM-cellen. SRAM-cellen bestaan typisch uit 6transistoren. Door te spelen met de poortlengte van één of meerdere van deze transistoren kunnen vaak betere enstabielere SRAM-cellen gemaakt worden. Maar wanneer laterale nanodraad-transistoren gebruikt worden voor defabricage van de SRAM-cel, dan heeft een verandering van de poortlengte impact op de voetafdruk van de cel opde wafer.

3/8

Door de zeer goede verhouding tussen performantie en oppervlakte kunnen de SRAM-cellen ook kleiner gemaaktworden. Voor 5nm ontwerpregels berekende imec een 30% kleinere oppervlakte voor een SRAM-bitcel met 6transistoren opgebouwd uit verticale nanodraad-FETs, in vergelijking met een SRAM-cel gemaakt van lateralenanodraad-FETs. Deze sterk geschaalde SRAM-cellen vertonen ook een betere lees- en schrijf-stabiliteit, een lagereminimale werkspanning en lagere lek-stromen in standby-mode.

Schematische voorstelling van een compacte SRAM-cel met verticale nanodraad-transistoren; de oppervlakte kantot 30% kleiner worden in vergelijking met een SRAM-cel die opgebouwd is uit laterale nanodraad-transistoren.

Transistor-integratie: de ‘kanaal-eerst’-benaderingVanuit integratiestandpunt is de zogenaamde ‘channel-last’-methode (het kanaal laatst) de meest eenvoudigemanier om verticale nanodraad-transistoren te maken. Deze werkwijze wordt bv. gebruikt om nanodraad-structuren in geheugentoepassingen te integreren. In een ‘channel-last’-benadering wordt er eerst een gat geëtstdoorheen een gelaagde stapel. Nadien wordt dit gat opgevuld met het nodige materiaal door middel vanselectieve epitaxiale groei en een chemisch-mechanische polijststap (CMP). Maar voor logische en SRAM-toepassingen heeft deze route twee grote nadelen: zowel de groei van hoge-kwaliteitskanalen (defect-vrij) als dedopering van de nanodraadjes – wat nodig is voor de junctievorming in logische toepassingen – vormen eenuitdaging.

"Daarom heeft imec tot nu toe gebruik gemaakt van de ‘kanaal-eerst’-benadering, wat leidt tot een betere kwaliteit van de kanalen en een grotere

Door verticale nanodraad-FETs te gebruiken kan de poortlengte groter gemaakt wordenom de performantie en de stabiliteit van de SRAM-cel te verbeteren, zonder daarbij meer

oppervlakte te verbruiken.

4/8

flexibiliteit in de keuze van de materialen (bv. Si of hoge-mobiliteits kanaal-materialen)."

In de ‘kanaal-eerst’-benadering worden er nanodraad-pillaartjes gevormd en vindt de dopering plaats vóór alleandere proces-stappen (zoals isolatie, poort- en contactvorming). Het doperen van de Si-nanodraadjes gebeurtdoor drie gestapelde te lagen te groeien in één draad, elk met een verschillende doperingsconcentratie voor eenbepaald transistortype (nMOS/pMOS). Een interessante optie voor de fabricage van de verticale nanodraad-FETs ishet gebruik van junctieloze transistoren. Aangezien in deze transistoren geen juncties nodig zijn, is hetfabricageproces veel eenvoudiger.

Transmissie-elektron microscopie (TEM) beeld, waarbij de verticale draadjes in doorsnede getoond worden na devolledige fabricage van de transistoren.

Toekomst: verticaal gestapelde verticale nanodraad-FETs, deweg naar super-geschaalde SRAM-cellenDe integratie van nanodraadjes in een verticale architectuur is een veelbelovende manier om erg compacte SRAM-cellen te maken.

Imec heeft een dergelijk nieuw SRAM-cel-ontwerp onderzocht, waarbij een SRAM-cel met 6 transistoren gestapeldwordt op een andere 6-transistor SRAM-cel. Daarbij worden telkens twee transistoren van hetzelfde doperingstypegestapeld. Een interconnectlaagje wordt verticaal gedefinieerd tussen de twee poortniveaus. Simulaties met ditontwerp tonen een oppervlakteverkleining (per bit) van 39% ten opzichte van SRAM-ontwerpen die maar éénniveau van verticale nanodraad-FETs hebben. Dit nieuwe, sterk geschaalde 3D cel-ontwerp zou daarbij niet

Op langere termijn kunnen we nog een stap verder gaan door ook deze verticaletransistoren op elkaar te stapelen.

5/8

inboeten aan performantie. Samengevat vormt het stapelen van verticale nanodraad-transistoren eenveelbelovende route naar hoog-performante ‘super-geschaalde’ SRAM-cellen.

SRAM-cel-ontwerp waarbij twee verticale nanodraad-FETs verticaal op elkaar gestapeld worden zo dat zehetzelfde type dopering hebben voor bron en afvoer.

Meer weten?

• Lees ‘Vertical nanowire FET integration and device aspects’ van A. Veloso et al., ECS Transactions, 72 (4) 31-42(2016)

• Lees ‘Challenges and opportunities of vertical FET devices using 3D circuit design layout’ van A. Veloso et al.,SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), 2016 IEEE

6/8

Biografie Anabela Veloso

Anabela Veloso behaalde in 1996 eenM.Sc. in de ingenieurswetenschappen(toegepaste natuurkunde, 5 jaar) aan hetInstituto Superior Técnico (IST)-TechnicalUniversity of Lisbon, Portugal. Tot 2001deed ze voor haar doctoraat onderzoeknaar geavanceerde magneetkoppen (Ph.D.in 2002 aan het INESC-IST, Portugal, incl.een internship aan het StorageTechnology Corporation, Louisville,Colorado, USA in 2000). Anabela werktsinds 2001 als principal engineer bij imec,Leuven, België. Haar huidige interessesgaan uit naar de domeinen vangeavanceerde CMOS transistor-fysica,karakterisatie en technologie, waarbij zehet nanodraad-transistor project leidt alsonderdeel van het imec Core CMOS Logicprogramma. Ze is auteur en co-auteur vanmeer dan 200 papers gepubliceerd ininternationale conferentieproceedings entechnische journals (peer reviewed), en in2014-2015 was ze lid van de IEDM Processand Manufacturing Technology (PMT)commissie.

Biografie Trong Huynh-Bao

Trong Huynh-Bao ontving in 2012 deM.Sc. degree (met summa cum laude) vande Politecnico di Torino, Italië. In 2017behaalde hij zijn Ph.D. (met de grootsteonderscheiding) aan imec, Leuven en deVrije Universiteit Brussel waar hijonderzoek deed naar Design-TechnologyCo-Optimization (DTCO) van verticalegate-all-around transistoren voor desub-5nm CMOS-generaties. Sinds 2017werkt hij als R&D engineer bij imec, waarhij zich richt op de verschillende aspectenvan DTCO voor sub-10nm nodes,embedded SRAM, opkomendegeheugentechnologieën en circuit-ontwerp ‘enablers’ om de Wet van Moorete verlengen.

7/8

Biografie Nadine Collaert

Nadine Collaert ontving haar M.Sc. enPh.D. degrees in de Elektrotechniek vanhet departement ESAT, KU Leuven, België,in 1995 en 2000, respectievelijk. Sindsdienis ze betrokken in de theorie, het ontwerpen de technologie van FinFET-transistoren,opkomende geheugentechnologieën,transducers voor biomedischetoepassingen en de integratie enkarakterisatie van bio-compatibelematerialen (zoals koolstof-gebaseerdematerialen). Van 2012 tot april 2016 was zeprogramma-manager van het imec LOGIC-programma, waarbij ze zich vooraltoelegde op hoge-mobiliteitskanalen,TFETs en nanodraad-transistoren. Sindsapril 2016 is ze distinguished member oftechnical staff, verantwoordelijk voor hetonderzoek naar nieuwe CMOSschalingsmethodes, die gebaseerd zijn opde heterogene integratie van nieuwematerialen met Si en nieuwe ‘materialenabled device en system approaches’ omde functionaliteit te verhogen. Ze isauteur en co-auteur van meer dan 300papers in internationale journals enconferentieproceedings, en ze heeft meerdan 10 patenten in het domein vantransistorontwerp en procestechnologieop haar naam staan. Ze was lid van deCDT-commissie van de IEDM-conferentieen ze is nog steeds lid van programma-commissies van internationaleconferenties zoals ESSDERC, ULIS/EUROSOI en het VLSI TechnologySymposium.

8/8