Hoofdstuk 4 Digitale techniek

Hoofdstuk 4

Digitale techniek

1

=1 F

A

& B

C

Figuur 4.1: Combinatorische schakeling.

Computersystemen en embedded systemen (LvM)

& F

A

& B

C

= F

A

& B

C

Figuur 4.2: Drie-input AND.


&

>1

F

_

A

B

C

Figuur 4.3: Don’t care voorbeeld


A

?

B

F

Figuur 4.4: Onbekende logische schakeling.


A

B

F

0

1

0

1

0

1

t 0

t 1

t 2

t 3

t 4

t 5

t 6

t 7

t 8

Figuur 4.5: Tijdsdiagram.


B 1

A 1 1

B

A

3 x t P

Figuur 4.6: Propagation delay van drie invertors.


B

F =1

1 A

1 1

F

B

A

Figuur 4.7: Schakeling met glitches in het tijdsdiagram.


Ingangen Uitgangen

Functie

Ingangen Uitgangen

Figuur 4.8: Combinatorische schakelingen.


B

B

B

B

3

2

1

0

S

S

S

S

3

S4

2

1

0

A

A

A

A

3

2

1

0

ADDER

B

B

B

B

3

2

1

0

A > B

A = B

A < B

A

A

A

A

3

2

1

0

COMPARATOR

Figuur 4.9: Adder en comparator.


MUX DEMUX

select select

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D

uit in

A D

CB

A D

CB

Figuur 4.10: Multiplexer en demultiplexer.


Q Q Q Q Q Q Q Q Q

D

7 6 5 4 3 2 1 0

D D D D D D D D7 6 5 4 3 2 1 0

EE

Figuur 4.11: 1-bits en 8-bits geheugenschakeling of register.


D D D D D D D D0 1 2 3 4 5 6 7

LOAD

SHIFTuit

(in)

Figuur 4.12: 8-bits schuifregister.


SHIFT

SEND RECEIVEuit in

Figuur 4.13: Datatransport met twee schuifregisters.


B

B

B

B

3

2

1

0

S

S

S

S

3

S4

2

1

0

A

A

A

A

3

2

1

0

ADDER EA

EB

EB

EA

SE

SE

Clocksignalen

R0

R1

R2

Figuur 4.14: Adder met geheugenelementen.


1

A FA F

Figuur 4.15: Buffersymbolen.


>1 _

>1 _

A

B

C

D

Figuur 4.16: Flipflop met NOR-gates.


Q S

Q R

Figuur 4.17: Symboolvan een RS-flipflop.


S

R

Q

0

1

0

1

0

1

t 1 t 2

Figuur 4.18: Tijdsdiagram van een RS-flipflop.


A

B

C

D

&

&

Figuur 4.19: Flipflop mat NAND-gates.


Q S

Q R

Figuur 4.20: Symbool RS flipflop met active low inputs.


Q J

clock

Q

Q

K

clock

Q K

J

Figuur 4.21: Positieve (links) en negatieve (rechts) flanktriggering.


Q D

clock

Q

Q D

clock

Q

Figuur 4.22: Symbolen D-flipflop.


clock

D

Q

Figuur 4.23: Tijdsdiagram D-flipflop.


Q J

clock

Q

Q

K

clock

Q K

J

Figuur 4.24: JK-flipflop.


Q J

clock Q

Q

K

clock

Q K

J master slave Q

Q K

J

clock

Figuur 4.25: Interne opbouw en symbool van een JK-MS-flipflop.


clock

J

Q

K

Figuur 4.26: Tijdsdiagram van een JK-master-slave-flipflop.


Q

Q K

J

clock

PR

CL

Figuur 4.27: JK-MS-flipflop met preset en clear.


Q D

Q E

Figuur 4.28: Symbool D-latch.


E

D

Q

Figuur 4.29: Tijdsdiagram D-latch.


A

B

T

t

50% duty cycle

25% duty cycle t

T t/T=0.5

t/T=0.25

Figuur 4.30: Kloksignalen.


Q

A

Q

t = 20 ms

B

A

B

Q

t = 20 ms t = 20 ms

Figuur 4.31: Monostabiele multivibrator.


Q 0 D Q 1 D Q 2 D

clock

Q 3

D 0 1 2 3

Figuur 4.32: 4-bits register.


Q 0 data

Q 1 D

Q 2 D

clock

Q

3 D in 1 2 data

uit

3 D 0

Figuur 4.33: Schuifregister.


Q 0

Q 1

D

Q 2

D

shift clock

Q

3 D 1 2

bitstroom

3 D 0

=1

=1

X X X X 2 3 4

Figuur 4.34: CRC-hardware.


0000

CRC

0101 1111 1011 0011 0110 1001 0010 0001 0010

1 1 0 0 0 1 1 1 0

0010 0100 1000 0000 0000

0 0 1 0

CRC

0000 0101

1

a

b

}

Figuur 4.35: CRC-genereren en CRC controleren.


Q 0 Q 1

J

Q 2

J

clock

Q

3 J 1 2

Alle J- en K-ingangen zijn logisch ‘1’

3 J 0

K K 3

K 1 2 K 0

Figuur 4.36: Asynchrone ripple counter.


clock- puls

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Figuur 4.37: Telsequentie van een 4-bits counter.


0

clock

Q

Q

Q

Q

1

2

3

0000 0001 0010 0011 0100 1111 0000

Figuur 4.38: Tijdsdiagram van een ripple counter zonder propagation delay.


0

clock

Q

Q

Q

Q

1

2

3

Figuur 4.39: Tijdsdiagram van een ripple counter met propagation delay.


Figuur 4.40: 3-bits pseudo random number generator.


Figuur 4.41: Codesequentie van een 3-bits PRNG.


F &

A 0

A 1

A 6

.

.

.

.

Figuur 4.42: Codedetector.


] Computersystemen en embedded systemen (LvM)

E

decoder B

A

E

0

1

2

3

Figuur 4.43: Decoder met enable-ingang.

E

encoder

B

A

E

0

1

2

3

Figuur 4.44: Encoder.


A

B

&

&

select

>1 F

F

A

B

select

Figuur 4.45: 2-naar-1-multiplexer.


A

B &

&

Select

C

Select

A

B

C

Figuur 4.46: 1-naar-2-demultiplexer.


=1

A=B &

=1

=1

=1

A 0

B 0

A 1

B 1

A 2

B 2

A 3

B 3

A=B

A 0

B 0

A 1

B 1

A 2

B 2

A 3

B 3

=1

A=B &

=1

=1

=1

A 0

B 0

A 1

B 1

A 2

B 2

A 3

B 3

E E

COMP

Figuur 4.47: Comparator, realisatie en symbool.


A=B

A 0

B 0

A 1

B 1

A 2

B 2

A 3

B 3

A>B

A<B

A=B

A 0

B 0

A 1

B 1

A 2

B 2

A 3

B 3

A>B

A<B

A=B A<B A>B

cascade

inputs

COMP COMP

Figuur 4.48: Magnitude comparator.


=1

P = D D D D D D D D

=1

=1

=1

D 0

D 1

D 2

D 3

D 4

D 5

D 6

D 7

=1

=1

=1 0 1 2 3 4 5 6 7

Figuur 4.49: Pariteitsboom.


=1

A 0

B 0

S 0

& C 1

A 0

B 0

S 0

C 1

HA

Figuur 4.50: Half adder.


A 0

B 0

S 0

C 1

FA

C 0

B 0

C 0

S

C

HA

A 0 S 0

C 1

HA

>1 _

C

Figuur 4.51: Full adder.


A0

S0

C1

FA HAFAFA

B0

A1

B1

A2

B2

A3

B3

S1

S2

S3

C4

Figuur 4.52: Optelschakeling voor meer bits.


D 3

MUX

0

D 4

D 5

D 6

D 7

D 0

D 1

D 2

D 2

D 3

D 4

D 5

D 6

D 7

D 0

D 1

D 1

D 2

D 3

D 4

D 5

D 6

D 7

D 0

D 0

D 1

D 2

D 3

D 4

D 5

D 6

D 7 Q

0

Q 1

Q 2

Q 3

Q 4

Q 5

Q 6

Q 7

D 4

D 5

D 6

D 7

D 0

D 1

D 2

D 3

D 5

D 6

D 7

D 0

D 1

D 2

D 3

D 4

D 6

D 7

D 0

D 1

D 2

D 3

D 4

D 5

D 7

D 0

D 1

D 2

D 3

D 4

D 5

D 6

S 0

S 1

S 2

S 0

S 1

S 2

MUX

1

MUX

2

MUX

3

MUX

7

MUX

6

MUX

5

MUX

4

S 0 S 1 S 2

S 0 S 1 S 2

S 0 S 1 S 2

S 0 S 1 S 2

S 0 S 1 S 2

S 0 S 1 S 2

S 0 S 1 S 2

S 0 S 1 S 2

Figuur 4.53: Barrelshufter voor acht bits.


+5 Volt

Uitgang = 0

T1

T2

+5 Volt

Uitgang = 1

T1

T2

sperren

geleiden

Figuur 4.54: Uitgangen van logische schakelingen.


+5 Volt

T1

T2

+5 Volt

T3

T4

Figuur 4.55: Kortsluiting via T1 en T2.


+5 Volt

Uitgang = 0

T1

+5 Volt

Uitgang = 1

T1

Pull upCollector

of Drain

Figuur 4.56: Open collector uitgang met externe pull-up weerstand.


Gecombineerde uitgang = 0

+5 Volt

T1 T2 T3 T4

Figuur 4.57: Combinatie van vier uitgangen met een pull-up weerstand.


+5 Volt

Uitgang = Z

T1

T2

sperren

sperren

Figuur 4.58: Uitgang in niet-actieve toestand.


A F

E E

A F

E

A F

Figuur 4.59: Tristate buffer.


A F

S

B

Figuur 4.60: Multiplexer met tristate buffers.


&

A

A A

B C D

F

Figuur 4.61: Programmeerbaar array.


A

A A

B C D

& F

Figuur 4.62: Compacte weergave van een programmeerbaar array.


A

A A

B C D

W X Y Z

&

&

&

&

AND Array

OR Array

Figuur 4.63: Programmeerbaar AND- en OR-array.


&

>1

=1

F

_

A

B

C

Figuur 4.64: Combinatorische schakeling.


A

&

B

F &

&

&

Figuur 4.65: Schakeling met NAND-gates.


Q 0

D Q 1

D

Q 2 D

& &

clock

Figuur 4.66: Schakeling met D-flipflops.


Q 0

J Q 1

J

Q 2

J

&

CLOCK

K K K

0 1 2

0 1 2

K = K = 1 0 2

Figuur 4.67: Schakeling met JK-flipflops.


Hoofdstuk 4 Digitale techniek

Documents

Transcript of Hoofdstuk 4 Digitale techniek