dep_ivs.pnzgu.rudep_ivs.pnzgu.ru/files/dep_ivs.pnzgu.ru/kurs_lekciy_discipl… · Web...

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИПЕНЗЕНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ

МНОГОПРОФИЛЬНЫЙ КОЛЛЕДЖ

УТВЕРЖДАЮ:

Ректор _________________ А.Д Гуляков

«____» ___________________ 2015 г.

КОНСПЕКТ ЛЕКЦИЙ

общепрофессиональной дисциплины

ОП.01 АРХИТЕКТУРА КОМПЬЮТЕРНЫХ СИСТЕМ

Специальность 09.02.03 Программирование в компьютерных системах

Квалификация выпускника – Техник-программист

Форма обучения – Очная

2015 г1

Содержание

1. Введение. История развития компьютеров. Классификация компьютеров. Базовые параметры и технические характеристики компьютера……….………..3

1.1. Эволюция средств автоматизации вычислений……………………………………………………………………….4

2. Типы структур ВМ и систем. Арифметические основы ВМ……………………122.1. Структура ВМ………………………………………………………………….122.2. Структура ВС…………………………………………………………….….....132.3. Системы счисления……………………………………………………………14

3. Представление информации в ВС. Виды информации и способы ее представления в ЭВМ…………………………………………………………………194. Базовые логические операции, их схемы и таблицы истинности. Логические функции……………………………….. ………………………………………………235. Классификация элементов и устройств компьютера. Последовательностные логические устройств: ТРИГГЕРЫ, РЕГИСТРЫ, СЧЕТЧИКИ……………………376. Цифровые устройства комбинационного типа…………………………………...62

6.1 Двоичные сумматоры……………………………………………………..……626.1.1 Одноразрядные сумматоры ……………………………………………..…..626.1.2 Многоразрядные сумматоры…………………………………………..…….646.1.3 Арифметико-логические устройства……………………………………..…666.2.1 Шифраторы…………………………………………………………………...686.3.2 Дешифраторы-демультиплексоры ……………………………………..…...74

7. Организация шин……………………………………………………………………778. Организация систем памяти…………………………………………………..…....979. Организация процессоров………………………………………………………….10710. Топология сетей ЭВМ. Локальные и глобальные ВС. Характеристика сетей ЭВМ……………………………………………………………………….……..113Литература……………………………………………………………………………..140

2

1. ИСТОРИЯ РАЗВИТИЯ КОМПЬЮТЕРОВ. КЛАССИФИКАЦИЯ КОМПЬЮТЕРОВ. БАЗОВЫЕ ПАРАМЕТРЫ И ТЕХНИЧЕСКИЕ ХАРАКТЕРИСТИКИ КОМПЬЮТЕРА.

Вычислительная система это совокупность взаимосвязанных и взаимодействующих

процессоров или вычислительных машин, периферийного оборудования и программного обеспечения,

предназначенную для подготовки и решения задач пользователей.

Под архитектурой вычислительной машины обычно понимается логическое построение ВМ, то

есть то, какой машина представляется программисту. Из рассмотрения выпадают вопросы

физического построения вычислительных средств: состав устройств, число регистров процессора,

емкость памяти, наличие специального блока для обработки вещественных чисел, тактовая

частота центрального процессора и т.д. Этот круг вопросов принято определять понятием

организация вычислительной машины.

Рис. 1.1. Уровни детализации вычислительной машины:

а — уровень «черного ящика»;

б — уровень общей архитектуры;

в — уровень архитектуры центрального процессора;

г — уровень архитектуры устройства управления

На первом уровне вычислительная машина рассматривается как устройство, способное

хранить и обрабатывать информацию, а также обмениваться данными с внешним миром (см. рис.

1.1, а). ВМ представляется «черным ящиком», который может быть подключен к

3

коммуникационной сети и к которому, в свою очередь, могут подсоединяться периферийные

устройства.

Уровень общей архитектуры (см. рис. 1.1,6) предполагает представление ВМ в виде

четырех составляющих: центрального процессора (ЦП), основной памяти (ОП), устройства

ввода/вывода (УВВ) и системы шин.

На третьем уровне детализируется каждое из устройств второго уровня. Для примера взят

центральный процессор (см. рис. 1.1, в). В простейшем варианте в нем можно выделить:

арифметико-логическое устройство (АЛУ), обеспечивающее обработку целых чисел; блок

обработки чисел в формате с плавающей запятой (БПЗ); регистры процессора, использующиеся

для краткосрочного хранения команд, данных и адресов; устройство управления (УУ),

обеспечивающее совместное функционирование устройств ВМ; внутренние шины.

На четвертом уровне детализируются элементы третьего уровня. Так, на рис. 1.1, г

раскрыта структура устройства управления. УУ представлено в виде четырех составляющих:

логики программной последовательности — электронных схем, обеспечивающих выполнение

команд программы в последовательности, предписываемой программой; регистров и

дешифраторов устройства управления; управляющей памяти; логики формирования

управления, генерирующей все необходимые управляющие сигналы.

Применительно к параллельным и распределенным многопроцессорным и мно-

гомашинным вычислительным системам зачастую вводят понятие «метауровня».

1.1 ЭВОЛЮЦИЯ СРЕДСТВ АВТОМАТИЗАЦИИ ВЫЧИСЛЕНИЙПопытки облегчить, а в идеале автоматизировать процесс вычислений имеют давнюю

историю, насчитывающую более 5000 лет. С развитием науки и технологий средства

автоматизации вычислений непрерывно совершенствовались. Современное состояние

вычислительной техники (ВТ) являет собой результат многолетней эволюции. В последнее

время вопросы развития ВТ стали предметом особо пристального внимания ученых,

свидетельством чего служит активно развивающаяся новая область знаний, получившая

название «Теория эволюции компьютеров» (Computer evolution theory). Создатели теории

обратили внимание на сходство закономерностей эволюции вычислительной техники и

эволюции в биологии. В основу новой науки положены следующие постулаты:

самозарождение «живых» вычислительных систем из «неживых» элементов (в

биологии это явление известно как абиогенез);

поступательное продвижение по древу эволюции — от однопроцессорных

вычислительных машин к многопроцессорным вычислительным системам;

прогресс в технологии вычислительных систем как следствие полезных мутаций и

вариаций;

4

отмирание устаревших технологий в результате естественного отбора;

закон Мура – плотность транзисторов на кремниевой подложке удваивается каждые

18-24 месяца, соответственно в два раза растет их производительность и в два раза

падает их рыночная стоимость.

В традиционной трактовке эволюцию вычислительной техники представляют как

последовательную смену поколений ВТ.

НУЛЕВОЕ ПОКОЛЕНИЕ (1492-1945)

Для полноты картины упомянем два события, произошедшие до нашей эры: первые счеты

— абак, изобретенные в древнем Вавилоне за 3000 лет до н. э., и их более «современный» вариант

с косточками на проволоке, появившийся в Китае примерно за 500 лет так же до н. э.

«Механическая» эра (нулевое поколение) в эволюции ВТ связана с механическими, а позже

— электромеханическими вычислительными устройствами. Основным элементом механических

устройств было зубчатое колесо. Начиная с XX века роль базового элемента переходит к

электромеханическому реле.

ПЕРВОЕ ПОКОЛЕНИЕ (1937-1953)

На роль первой в истории электронной вычислительной машины в разные периоды

претендовало несколько разработок. Общим у них было использование схем на базе

электронно-вакуумных ламп вместо электромеханических реле. Предполагалось, что

электронные ключи будут значительно надежнее, поскольку в них отсутствуют движущиеся

части, однако технология того времени была настолько несовершенной, что по надежности

электронные лампы оказались ненамного лучше, чем реле. Однако у электронных

компонентов имелось одно важное преимущество: выполненные на них ключи могли

переключаться примерно в тысячу раз быстрее своих электромеханических аналогов.

ВТОРОЕ ПОКОЛЕНИЕ(1954-1962)

Второе поколение характеризуется рядом достижений в элементной базе, структуре и

программном обеспечении. Принято считать, что поводом для выделения нового поколения ВМ стали

технологические изменения, и, главным образом, переход от электронных ламп к полупроводниковым

диодам и транзисторам со временем переключения порядка 0,3 мс.

ТРЕТЬЕ ПОКОЛЕНИЕ(1963-1972)

Третье поколение ознаменовалось резким увеличением вычислительной мощности ВМ,

ставшим следствием больших успехов в области архитектуры, технологии и программного обеспечения.

5

Основные технологические достижения связаны с переходом от дискретных полупроводниковых

элементов к интегральным микросхемам и началом применения полупроводниковых запоминающих

устройств, начинающих вытеснять ЗУ на магнитных сердечниках. Существенные изменения

произошли и в архитектуре ВМ. Это, прежде всего, микропрограммирование как эффективная техника

построения устройств управления сложных процессоров, а также наступление эры конвейеризации и

параллельной обработки. В области программного обеспечения определяющими вехами стали первые

операционные системы и реализация режима разделения времени.

ЧЕТВЕРТОЕ ПОКОЛЕНИЕ (1972-1984)

Отсчет четвертого поколения обычно ведут с перехода на интегральные микросхемы большой

(large-scale integration, LSI) и сверхбольшой (very large-scale integration, VLSI) степени интеграции. К

первым относят схемы, содержащие около 1000 транзисторов на кристалле, в то время как число

транзисторов на одном кристалле VLSI имеет порядок 100 000. При таких уровнях интеграции стало

возможным уместить в одну микросхему не только центральный процессор, но и вычислительную

машину (ЦП, основную память и систему ввода/вывода).

ПЯТОЕ ПОКОЛЕНИЕ(1984-1990)

Главным поводом для выделения вычислительных систем второй половины 80-х годов в

самостоятельное поколение стало стремительное развитие ВС с сотнями процессоров,

ставшее побудительным мотивом для прогресса в области параллельных вычислений. Ранее

параллелизм вычислений выражался лишь в виде конвейеризации, векторной обработки и

распределения работы между небольшим числом процессоров. Вычислительные системы

пятого поколения обеспечивают такое распределение задач по множеству процессоров, при

котором каждый из процессоров может выполнять задачу отдельного пользователя.

ШЕСТОЕ ПОКОЛЕНИЕ (1990-)

На ранних стадиях эволюции вычислительных средств смена поколений ассоциировалась с

революционными технологическими прорывами. Каждое из первых четырех поколений имело четко

выраженные отличительные признаки и вполне определенные хронологические рамки. Последующее

деление на поколения уже не столь очевидно и может быть понятно лишь при ретроспективном

взгляде на развитие вычислительной техники. Пятое и шестое поколения в эволюции ВТ — это

отражение нового качества, возникшего в результате последовательного накопления частных

достижений, главным образом в архитектуре вычислительных.

6

КОНЦЕПЦИЯ МАШИНЫ С ХРАНИМОЙ В ПАМЯТИ ПРОГРАММОЙ

Алгоритм — одно из фундаментальных понятий математики и вычислительной

техники. Международная организация стандартов (ISO) формулирует понятие алгоритм как

«конечный набор предписаний, определяющий решение задачи посредством конечного

количества операций» (ISO 2382/1-84).

Основными свойствами алгоритма являются: дискретность, определенность, массовость и

результативность.

Дискретность выражается в том, что алгоритм описывает действия над дискретной

информацией (например, числовой или символьной), причем сами эти действия также дискретны.

Свойство определенности> означает, что в алгоритме указано все, что должно быть сделано,

причем ни одно из действий не должно трактоваться двояко.

Массовость алгоритма подразумевает его применимость к множеству значений исходных

данных, а не только к каким-то уникальным значениям.

Наконец, результативность алгоритма состоит в возможности получения результата за

конечное число шагов.

Рассмотренные свойства алгоритмов предопределяют возможность их реализации на ВМ, при

этом процесс, порождаемый алгоритмом, называют вычислительным процессом.

В основе архитектуры современных ВМ лежит представление алгоритма решения задачи в виде

программы последовательных вычислений. Согласно стандарту ISO 2382/1-84, программа для ВМ —

это «упорядоченная последовательность команд, подлежащая обработке».

ВМ, где определенным образом закодированные команды программы хранятся в памяти,

известна под названием вычислительной машины с хранимой в памяти программой. Идея принадлежит

создателям вычислителя ENIАС Эккерту, Моч-ли и фон Нейману.

Сущность фон-неймановской концепции вычислительной машины можно свести к четырем

принципам:

двоичного кодирования;

программного управления;

однородности памяти;

адресности.

ПРИНЦИП ДВОИЧНОГО КОДИРОВАНИЯ

Согласно этому принципу, вся информация, как данные, так и команды, кодируются

двоичными цифрами 0 и 1. Каждый тип информации представляется двоичной последовательностью

и имеет свой формат. Последовательность битов в формате, имеющая определенный смысл,

7

называется полем. В числовой информации обычно выделяют поле знака и поле значащих

разрядов. В формате команды можно выделить два поля:

поле кода операции;

поле адресов (адресную часть).

Код операции представляет собой указание, какая операция должна быть выполнена, и

задается с помощью двоичной комбинации.

Вид адресной части и число составляющих ее адресов зависят от типа команды: в

командах преобразования данных АЧ содержит адреса объектов обработки (операндов) и

результата; в командах изменения порядка вычислений — адрес следующей команды

программы; в командах ввода/вывода — номер устройства ввода/ вывода. Адресная часть

также представляется двоичной последовательностью. Таким образом, команда в

вычислительной машине имеет вид (длина кода операции + длина поля адресов)-разрядной

двоичной комбинации.

ПРИНЦИП ПРОГРАММНОГО УПРАВЛЕНИЯВсе вычисления, предусмотренные алгоритмом решения задачи, должны быть пред-

ставлены в виде программы, состоящей из последовательности управляющих слов —

команд. Каждая команда предписывает некоторую операцию из набора операций, реализуемых

вычислительной машиной. Команды программы хранятся в последовательных ячейках

памяти вычислительной машины и выполняются в естественной последовательности, то есть

в порядке их положения в программе. При необходимости, с помощью специальных команд, эта

последовательность может быть изменена. Решение об изменении порядка выполнения команд

программы принимается либо на основании анализа результатов предшествующих вычислений,

либо безусловно.

ПРИНЦИП ОДНОРОДНОСТИ ПАМЯТИКоманды и данные хранятся в одной и той же памяти и внешне в памяти неразли чимы.

Распознать их можно только по способу использования. Это позволяет производить над

командами те же операции, что и над числами, и, соответственно, открывает ряд

возможностей. Так, циклически изменяя адресную часть команды, можно обеспечить

обращение к последовательным элементам массива данных. Более полезным является другое

следствие принципа однородности, когда команды одной программы могут быть получены как

результат исполнения другой программы.

ПРИНЦИП АДРЕСНОСТИСтруктурно основная память состоит из пронумерованных ячеек, причем процессору в

произвольный момент доступна любая ячейка. Двоичные коды команд и данных разделяются на

8

единицы информации, называемые словами, и хранятся в ячейках памяти, а для доступа к ним

используются номера соответствующих ячеек — адреса.

ФОН-НЕЙМАНОВСКАЯ АРХИТЕКТУРАБольшинство современных ВМ по своей структуре отвечают принципу программного

управления. Типичная фон-неймановская ВМ содержит: память, устройство управления, арифметико-

логическое устройство и устройство ввода/вывода.

9

В любой ВМ имеются средства для ввода программ и данных к ним. Информация поступает из

подсоединенных к ЭВМ периферийных устройств ввода. Результаты вычислений выводятся на

периферийные устройства вывода. Связь и взаимодействие вычислительной машины и

периферийных устройств обеспечивают порты ввода и порты вывода. Термином порт обозначают

аппаратуру сопряжения периферийного устройства с ВМ и управления им. Совокупность портов ввода

и вывода называют устройством ввода/вывода (УВВ) или модулем ввода/вывода ВМ (МВБ).

Введенная информация сначала запоминается в основной памяти, а затем переносится

во вторичную память, для длительного хранения. Чтобы программа могла выполняться,

команды и данные должны располагаться в основной памяти (ОП), организованной таким

образом, что каждое двоичное слово хранится в отдельной ячейке, идентифицируемой

адресом, причем соседние ячейки памяти имеют следующие по порядку адреса. Доступ к

любым ячейкам запоминающего устройства (ЗУ) основной памяти может производиться в

произвольной последовательности. Такой вид памяти известен как память с произвольным

доступом. ОП современных ВМ в основном состоит из полупроводниковых оперативных

запоминающих устройств (ОЗУ), обеспечивающих как считывание, так и запись информации.

Для таких ЗУ характерна энергозависимость — хранимая информация теряется при

отключении электропитания. Если необходимо, чтобы часть основной памяти была

энергонезависимой, в состав ОП включают постоянные запоминающие устройства (ПЗУ),

10

Вторичная памятьПериферийные устройства ввода

Периферийные устройства вывода

Порты ввода Основная память Порты вывода

Центральный

процессор

Арифметико-логическое устройство

Устройство управления

также обеспечивающие произвольный доступ. Хранящаяся в ПЗУ информация может только

считываться (но не записываться).

Размер ячейки основной памяти обычно принимается равным 8 двоичным разрядам —

байту. Для храпения больших чисел используются 2,4 или 8 байтов, размещаемых в ячейках с

последовательными адресами. В этом случае за адрес числа часто принимается адрес его

младшего байта. Так, при хранении 32-разрядного числа в ячейках с адресами 200, 201, 202 и

203 адресом числа будет 200.

Для долговременного хранения больших программ и массивов данных в ВМ обычно имеется

дополнительная память, известная как вторичная. Вторичная память энергонезависима и чаще

всего реализуется на базе магнитных дисков. Информация в ней хранится в виде специальных

программно поддерживаемых объектов — файлов (согласно стандарту ISO, файл — это

«идентифицированная совокупность экземпляров полностью описанного в конкретной

программе типа данных, находящихся вне программы во внешней памяти и доступных

программе посредством специальных операций»).

Устройство управления (УУ) — важнейшая часть ВМ, организующая автоматическое

выполнение программ (путем реализации функций управления) и обеспечивающая

функционирование ВМ как единой системы. Для пояснения функций УУ ВМ следует

рассматривать как совокупность элементов, между которыми происходит пересылка информации,

в ходе которой эта информация может подвергаться определенным видам обработки. Пересылка

информации между любыми элементами ВМ инициируется своим сигналом управления (СУ), то есть

управление вычислительным процессом сводится к выдаче нужного набора СУ в нужной временной

последовательности. Основной функцией УУ является формирование управляющих сигналов,

отвечающих за извлечение команд из памяти в порядке, определяемом программой, и последующее

исполнение этих команд. Кроме того, УУ формирует СУ для синхронизации и координации

внутренних и внешних устройств ВМ.

Еще одной неотъемлемой частью ВМ является арифметико-логическое устройство (АЛУ). АЛУ

обеспечивает арифметическую и логическую обработку двух входных переменных, в результате

которой формируется выходная переменная. Функции АЛУ обычно сводятся к простым

арифметическим и логическим операциям, а также операциям сдвига. Помимо результата операции

АЛУ формирует ряд признаков результата (флагов), характеризующих полученный результат и со-

бытия, произошедшие в процессе его получения (равенство нулю, знак, четность, перенос,

переполнение и т. д.). Флаги могут анализироваться в УУ с целью принятия решения о дальнейшей

последовательности выполнения команд программы.

УУ и АЛУ тесно взаимосвязаны и их обычно рассматривают как единое устройство, известное

как центральный процессор (ЦП) или просто процессор. Помимо УУ и АЛУ в процессор входит также

11

набор регистров общего назначения (РОН), служащих для промежуточного хранения информации в

процессе ее обработки.

2. ТИПЫ СТРУКТУР ВЫЧИСЛИТЕЛЬНЫХ МАШИН И СИСТЕМ. АРИФМЕТИЧЕСКИЕ ОСНОВЫ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ

Достоинства и недостатки архитектуры вычислительных машин и систем изначально зависят

от способа соединения компонентов. При самом общем подходе можно говорить о двух основных

типах структур вычислительных машин и двух типах структур вычислительных систем.

2.1 СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНЫХ МАШИНВ настоящее время примерно одинаковое распространение получили два способа построения

вычислительных машин: с непосредственными связями и на основе шины.

Типичным представителем первого способа может служить классическая фон-неймановская

ВМ. В ней между взаимодействующими устройствами (процессор, память, устройство ввода/вывода)

имеются непосредственные связи. Особенности связей (число линий в шинах, пропускная

способность и т. п.) определяются видом информации, характером и интенсивностью обмена.

Достоинством архитектуры с непосредственными связями можно считать возможность развязки

«узких мест» путем улучшения структуры и характеристик только определенных связей, что

экономически может быть наиболее выгодным решением. У фон-неймановских ВМ таким «узким

местом» является канал пересылки данных между ЦП и памятью, и «развязать» его достаточно

непросто. Кроме того, ВМ с непосредственными связями плохо поддаются реконфигурации.

В варианте с общей шиной все устройства вычислительной машины подключены к

магистральной шине, служащей единственным трактом для потоков команд, данных и управления.

Наличие общей шины существенно упрощает реализацию ВМ, позволяет легко менять состав и

конфигурацию машины. Благодаря этим свойствам шинная архитектура получила широкое

распространение в мини-и микроЭВМ. Вместе с тем, именно с шиной связан и основной недостаток

архитектуры: в каждый момент передавать информацию по шине может только одно устройство.

Основную нагрузку на шину создают обмены между процессором и памятью, связанные с извлечением

из памяти команд и данных и записью в память результатов вычислений. На операции ввода/вывода

остается лишь часть пропускной способности шины. Практика показывает, что даже при достаточно

быстрой шине для 90% приложений этих остаточных ресурсов обычно не хватает, особенно в случае

ввода или вывода больших массивов данных.

12

В целом следует признать, что при сохранении фон-неймановской концепции

последовательного выполнения команд программы шинная архитектура в чистом ее виде оказывается

недостаточно эффективной. Более распространена архитектура с иерархией шин, где помимо

магистральной шины имеется еще несколько дополнительных шин. Они могут обеспечивать

непосредственную связь между устройствами с наиболее интенсивным обменом, например

процессором и кэш-памятью. Другой вариант использования дополнительных шин — объединение

однотипных устройств ввода/вывода с последующим выходом с дополнительной шины на

магистральную. Все эти меры позволяют снизить нагрузку на общую шину и более эффективно

расходовать ее пропускную способность.

2.2 СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМПонятие «вычислительная система» предполагает наличие множества процессоров или

законченных вычислительных машин, при объединении которых используется один из двух подходов.

В вычислительных системах с общей памятью имеется общая основная память, совместно

используемая всеми процессорами системы. Связь процессоров с памятью обеспечивается с

помощью коммуникационной сети, чаще всего вырождающейся в общую шину. Таким образом,

структура ВС с общей памятью аналогична рассмотренной выше архитектуре с общей шиной, в силу

чего ей свойственны те же недостатки. Применительно к вычислительным системам данная схема

имеет дополнительное достоинство: обмен информацией между процессорами не связан с

дополнительными операциями и обеспечивается за счет доступа к общим областям памяти.

Альтернативный

вариант организации — распределенная

система, где общая память вообще

отсутствует, а каждый процессор обладает собственной локальной памятью. Часто такие системы

объединяют отдельные ВМ. Обмен

информацией между составляющими

системы обеспечивается с помощью

коммуникационной сети посредством обмена

сообщениями.

13

Подобное построение ВС снимает ограничения, свойственныe для общей шины, но приводит к

дополнительным издержкам на пересылку сообщений между процессорами или машинами.

2.3 СИСТЕМЫ СЧИСЛЕНИЯ

Понимание порядка представления чисел в двоичной, десятичной и шестнадцатеричной

системах счисления является одним из необходимых условий успешного программирования.

Система счисления – это совокупность правил записи чисел. Системы счисления

подразделяются на позиционные и непозиционные. Непозиционные системы счисления

появились раньше позиционных. Они характеризуются тем, что в них символы, обозначающие

то или иное число (то есть цифры), не меняют своего значения в зависимости от

местоположения в записи этого числа. Классическим примером такой системы счисления

является римская. В ней для записи чисел используются буквы латинского языка. При этом

буква I означает единицу, V – пять, X – десять, L – пятьдесят, C – сто, D – пятьсот, M – тысячу.

Для получения количественного эквивалента числа в римской системе счисления необходимо

просто просуммировать количественные эквиваленты входящих в него цифр. Исключение из

этого правила составляет случай, когда младшая цифра находится перед старшей, - в этом

случае нужно не складывать, а вычитать число вхождений этой цифры. Например:

DLXXVII=500+50+10+10+5+1+1=577 или CDXXIX=500-100+10+10-1+10=429.

В позиционной системе счисления количество символов в наборе равно основанию

системы счисления. Место каждой цифры в числе называется позицией. Номер позиции

символа (за вычетом единицы) называется разрядом. Каждой цифре соответствует

определенный количественный эквивалент. Введем обозначение – запись A(p) будет означать

количественный эквивалент числа А, состоящего из n цифр a(k) (где k=0,…,n-1) в системе

счисления с основанием p. Это число можно представить в виде последовательности цифр:

A(p)=an-1an-2…a1a0. При этом, конечно, всегда выполняется неравенство a(k)<p.

В общем случае количественный эквивалент некоторого положительного числа A в

позиционной системе счисления можно представить выражением:

A(p)=an-1*pn-1+ an-2*pn-2+…+ a1*p1+ a0*p0, (1)

где p – основание системы счисления (некоторое целое положительное число), а – цифра

данной системы счисления, n – номер старшего разряда числа.

14

Для получения количественного эквивалента числа в некоторой позиционной системе

счисления необходимо сложить произведения количественных значений цифр на степени

основания, показатели которых равны номерам разрядов (обратите внимание на то, что

нумерация разрядов начинается с нуля).

Двоичная система счисления

Набор цифр для двоичной системы счисления – {0,1}, основание степени (p) – 2.

Количественный эквивалент некоторого целого n-значного двоичного числа вычисляется согласно

формуле (1):

A(2)=an-1*2n-1+ an-2*2n-2+…+ a1*21+ a0*20. (2)

Наличие этой системы обусловлено тем, что компьютер построен на логических схемах,

имеющих в своем элементарном виде только два состояния – включено и выключено.

Производить счет в двоичной системе просто для компьютера, но сложно для человека.

Рассмотрим двоичное число 10100111.

Вычислим десятичный эквивалент этого двоичного числа. Согласно формуле (2), это будет

величина, равная следующей сумме:

1*27+0*26+1*25+0*24+0*23+1*22+1*21+1*20=167

Сложение и вычитание двоичных чисел выполняется так же, как и в других позиционных

системах счисления, например десятичной. Точно так же выполняется заем (перенос) единицы из

младшего разряда в старший разряд.

Шестнадцатеричная система счисления.

Шестнадцатеричная система счисления имеет набор цифр {0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F}

и основание степени (p) – 16.

Количественный эквивалент некоторого целого n-значного шестнадцатеричного числа

f45ed23c равен:

15*167+4*166+5*165+14*164+13*163+2*162+3*161+12*160.

Приведем соответствие двоичных чисел и их десятичных и шестнадцатеричных

эквивалентов.

Десятичное число Двоичная тетрада Шестнадцатеричное число0 0000 01 0001 12 0010 23 0011 34 0100 45 0101 56 0110 67 0111 78 1000 89 1001 910 1010 A11 1011 B

15

12 1100 C13 1101 D14 1110 E15 1111 F16 10000 10

Поначалу запомнить эти соотношения сложно, поэтому полезно иметь под руками

некоторую справочную информацию. Приведенная таблица содержит представления десятичных

чисел из диапазона 0-16 в двоичной и шестнадцатеричной системах счисления. Ее удобно

использовать для взаимного преобразования чисел в рассмотренных трех системах счисления.

Шестнадцатеричная система счисления при вычислениях несколько сложнее, чем двоичная, в

частности, в том, что касается правил переносов в старшие разряды. Главное здесь запомнить

следующее равенство – (1+F=10)16.

Перевод чисел из одной системы счисления в другую

Одного знания о существовании разных систем счисления мало. Для того, чтобы в полной

мере использовать их в своей практической работе при программировании, необходимо научиться

выполнять взаимное преобразование чисел между тремя системами счисления.

Перевод в десятичную систему счисления

Перевод в десятичную систему счисления является самым простым. Обычно его

производят с помощью так называемого алгоритма замещения, суть которого заключается в

следующем: сначала в десятичную систему счисления переводится основание степени p, а затем –

цифры исходного числа. Результаты подставляются в формулу (1). Полученная сумма и будет

искомым результатом.

Перевод в двоичную систему счисления

Перевод из десятичной системы счисления

Перевод числа в двоичную систему счисления из десятичной выполняется по следующему

алгоритму:

1. Резделить десятичное число A на 2. Запомнить частное q и остаток a.

2. Если в результате шага 1 частное q не равно 0, то принять его за новое делимое и отметить

остаток a, который будет очередной значащей цифрой, и вернуться к шагу 1, на котором в

качестве нового делимого участвует полученное на шаге 2 частное.

3. Если в результате шага 1 частное q равно 0, алгоритм прекращается. Выписать остатки в

порядке, обратном их получению. Получится двоичный эквивалент исходного числа.

Переведем в двоичную систему счисления число 247.

1 шаг.

Делим 247 на 2. Результат 123 остаток 1.

2 шаг.


16

3 шаг.


4 шаг.


5 шаг.


6 шаг.


7 шаг.


8 шаг.

Делим 1 на 2. Результат 0, есть остаток. (1)

Получаем следующее двоичное чсисло: 11110111.

Перевод из шестнадцатеричной системы счисления.

Перевод из шестнадцатеричной системы счисления заключается в последовательной замене

шестнадцатеричных цифр соответствующими двоичными тетрадами согласно таблице перевода.

Например, шестнадцатеричному числу e4d5 соответствует двоичное число 1110 0100 1101 0101.

Перевод в шестнадцатеричную систему счисления.

Перевод из десятичной системы счисления.

Общая идея алгоритма перевода из десятичной системы счисления в шестнадцатеричную

аналогична рассмотренной ранее в алгоритме перевода в двоичную систему счисления из

десятичной.

1. Разделить десятичное число A на 16. Запомнить частное q и остаток a.

2. Если в результате шага 1 частное q не равно 0, то принять его за новоеделимое, записать

остаток и вернуться к шагу 1.

3. Если частное q равно 0, прекратить работу алгоритма. Выписать остатки в порядке,

обратном их получению. Получится шестнадцатеричный эквивалент исходного десятичного

числа.

Переведем число 247.

1 шаг.


2 шаг.

15 на 16 не делится. Результат 0 остаток 15.

Получаем число F7.

Перевод из двоичной системы счисления.

17

Идея алгоритма состоит в том, что двоичное число разбивается на тетрады, начиная с

младшего разряда. Далее каждая тетрада приводится к к соответствующему шестнадцатеричному

числу согласно таблице перевода.1111 0111=F7

18

4. ПРЕДСТАВЛЕНИЕ ИНФОРМАЦИИ В ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМАХ

ВИДЫ ИНФОРМАЦИИ И СПОСОБЫ ЕЁ ПРЕДСТАВЛЕНИЯ В ЭВМ.

Представление целых чисел.

Для эффективности использования памяти в ЭВМ используют разные методы представления

целых чисел. При этом применяется формат с фиксированной запятой.

Для положительных (без знаковых) чисел все биты ячейки памяти участвуют в указании

количественного значения числа. Например, 1 байт=8 битам дает возможность задать числа в

диапазоне от 00000000 до 11111111 в двоичной системе (0-255 в десятичной системе). Если же

используется для кодирования машинное слово (2 байта), то возможен числовой диапазон от 0 до

2^16-1=65535 в десятичной системе.

В случае если нужно указать число со знаком, старший бит в двоичной системе выделяется

для указания знака. При этом одним байтом можно задать числа от -128 до +127, а 16 разрядное

целое со знаком позволяет указать числовой диапазон от -32768 до +32767 в десятичной системе.

Для замены операции вычитания операцией сложения, отрицательные числа в памяти компьютера

хранятся в дополнительном коде.

В компьютере операции над целым числами выполняются целочисленным процессорам по

определенным правилам.

Представление вещественных чисел.

Для выполнения операций с большей точностью в компьютере используется формат

представления чисел с плавающей запятой. При таком кодировании часть разрядов отводится для

указания порядка, другая часть для указания мантиссы и один бит для указания знака. Например,

при длине числа 32 бита (двойное машинное слово) 1 бит отводится для указания знака, 8 бит –

указание порядка и 24 бита – для мантиссы. Это позволяет задать диапазон от 10^-38 до 10^38 .

Операции над такими числами выполняет математический сопроцессор.

Представление текстовой информации.

В случае текстовой информации, каждому символу сопоставляется двоичное число, образуя

таблицу кодировок символов. Существует различные стандарты кодировок: ASCII, UCS-2, UCS-4.

Например, в таблице ASCII одним байтом кодируются 256 символов (включая управляющие

19

символы). Согласно этой кодировке букве b соответствует код 01100010, о – 01101111, k –

01101011. И слово book записывается четырьмя байтами 01100010 01101111 01101111 01101011.

Структуры данных и их разновидности.

Структура данных — программная единица, позволяющая хранить и обрабатывать

множество однотипных и/или логически связанных данных в вычислительной технике. Для

добавления, поиска, изменения и удаления данных структура данных предоставляет некоторый

набор функций, составляющих её интерфейс. Структура данных часто является реализацией

какого-либо абстрактного типа данных.

При разработке программного обеспечения большую роль играет проектирование

хранилища данных и представление всех данных в виде множества связанных структур данных.

Хорошо спроектированное хранилище данных оптимизирует использование ресурсов (таких

как время выполнения операций, используемый объём оперативной памяти, число обращений к

дисковым накопителям), требуемых для выполнения наиболее критичных операций.

Структуры данных формируются с помощью типов данных, ссылок и операций над ними в

выбранном языке программирования.

Различные виды структур данных подходят для различных приложений; некоторые из них

имеют узкую специализацию для определённых задач. Например, B-деревья обычно подходят для

создания баз данных, в то время как хеш-таблицы используются повсеместно для создания

различного рода словарей, например, для отображения доменных имён в интернет-адреса

компьютеров.

При разработке программного обеспечения сложность реализации и качество работы

программ существенно зависит от правильного выбора структур данных. Это понимание дало

начало формальным методам разработки и языкам программирования, в которых именно

структуры данных, а не алгоритмы, ставятся во главу архитектуры программного средства.

Большая часть таких языков обладает определённым типом модульности, позволяющим

структурам данных безопасно переиспользоваться в различных приложениях. Объектно-

ориентированные языки, такие как Java, C# и C++, являются примерами такого подхода.

Многие классические структуры данных представлены в стандартных библиотеках языков

программирования или непосредственно встроены в языки программирования. Например,

структура данных хэш-таблица встроена в языки программирования Lua, Perl, Python, Ruby, Tcl и

др. Широко используется стандартная библиотека шаблонов STL языка C++.

Форматы файлов.

20

Расширение файла - это часть имени файла, которое отделяется от основного имени точкой.

Прежде всего, по расширению можно понять какое содержимое находится в файле: музыка, видео,

изображение, база данных или архив. Например, в файле "filename.txt" расширение ".txt"

указывает на то, что это текстовый документ, который можно открыть, например, в блокноте.

Архивы:

RAR – файл или группа файлов, сжатых с использованием RAR-сжатия (имеет более

высокий коэффициент сжатия, чем ZIP). "RAR" происходит от "Roshal ARchive" (имя

разработчика - Евгений Рошаль, программа WinRar).

ZIP – файл сжатый, с использование ZIP-сжатия, поддерживается большинством программ-

архиваторов. Windows пользователи могут создавать ZIP-файлы, используя, к примеру, программу

WinZip.

Видео:

AVI – формат видео-файла содержащий данные, которые могут быть закодированы в

различных кодеках. Использует меньшее сжатие, чем аналогичные форматы. AVI-файлы могут

быть проиграны различными плеерами, но плеер должен поддерживать кодек используемый для

кодирования данного видео. (Прим. автора: слово кодек – происходит от слов КОдировать и

ДЕКодировать).

MPEG1-2(MPG) –формат хранения видео и звука с компрессией и потерей данных.

MPEG4(MP4) – фильм или видео клип, сжатый в MPEG-4 стандарт, обычно используется для

обмена и передачи видео-файлов в Интернете. В этом формате используется раздельное сжатие

для аудио и видео дорожек.

SWF - ShockWare Flash. Файлы SWF создаются с помощью программного продукта

Macromedia Flash. SWF называют также форматом Flash Player. Формат предназначен для

хранения векторной графики и анимационных клипов, которые могут содержать звук. Для его

просмотра используется проигрыватель Flash Player, а также современные Web-браузеры.

Редактировать SWF-файлы нельзя.

Графика:

BMP – растровый графический формат. Стандартный формат графических файлов для

Windows. Практически все программы редактирования изображения Windows могут создавать и

читать файлы BMP. Можно установить цвет изображения, от чёрно-белого до полноцветного.

Изображение в этом формате не подвергается сжатию. Примерно 16.7 миллионов цветов.

21

GIF – Graphics Interchange Format (формат обмена графическими данными). Стандарт фирмы

CompuServe, для определения растровых цветных изображений. Созданные для сетевого

распространения, файлы данного формата очень малы. Формат записывает чёрно-белое

изображение, используя 256 оттенков серого, и цветное изображение, используя 256 или менее

цветов. Изображение также можно использовать в анимации.

JPEG(JPG) – чаще всего используется для растровых изображений (фотографий, рисунков

т.д.). Высокая степень сжатия в формат JPEG значительно уменьшает размер файла изображения,

но при этом происходит потеря качества изображения. На сегодняшний день JPEG является

лучшим форматом для фотографий и изображений с большим числом цветов. Удобен для

использования в Интернете или пересылке по электронной почте. Примерно 16.7 миллионов

цветов.

PSD – Photo Shop Data. Формат файлов программы обработки фотоизображений Photoshop.

Примерно 280 триллионов цветов.

TIFF(TIF) – Tagged Image File Format (тегированный формат файлов изображений),

растровый графический формат. Этот формат ассоциируется с изображением высокого качества и

считается стандартным форматом обмена данных между ПК. Формат TIFF позволяет сжимать

изображение без потери данных. Широко используется пользователями цифровых камер.

Примерно16.7 миллионов цветов .

Документы, текст:

DOC – документ, созданный в Microsoft Word. Может содержать отформатированный текст,

картинки, таблицы, графики, диаграммы, форматирования страниц и параметры печати.

PDF – Portable Document Format. Документ программы Adobe Acrobat. Используется для

представления документов в фиксированной форме и формате, независимо от устройств, на

котором они будут открыты и от разрешения. Т.е. каким документ создан, таким он и будет всегда

виден.

RTF - Rich Text Format. Формат хранения размеченных текстовых документов,

предложенный Microsoft. RTF-документы поддерживаются большинством современных

текстовых редакторов. Большинство текстовых редакторов реализуют импорт/экспорт в формат

RTF, благодаря чему этот формат часто используется для передачи текста из одной программы в

другую. Редактор WordPad, встроенный в Windows по умолчанию сохраняет документы в формате

RTF.

TXT – стандартный текстовый документ, который содержит неформатированный текст и

открывается любой программой обработки текстов (обычно "Блокнотом")

Звук:

22

MIDI – Musical Instrument Digital Interface. Это скорее программа для управления

встроенными синтезаторами, чем звуковой файл. MIDI позволяет создавать схожие звуки на

различных устройствах, а также обмениваться данными между устройствами.

MP3 – для объяснения параметров сжатия, которые в применяют в MP3, этот формат

сравнивают с JPG для изображений. Коэффициент сжатия в 10-12 раз, соответственно с потерей

качества звука. Качество звука МР3 формата вызывает много споров, но для "не специалистов"

вполне приемлемо. Сжатие обеспечивается за счёт исключения частот не воспринимаемых ухом

человека.

WAV – файл фирмы Microsoft. Он используется в Windows. Не сжатый формат. Этот формат

точно передаёт звук, но занимает много места на диске. По причине своего большого объема он не

удобен для передачи через Интернет.

WMA - Windows Media Audio. Формат файла, разработанный компанией Microsoft для

хранения и трансляции аудиоинформации. Характеризуется хорошей способностью сжатия.

Другие:

EXE – приложение (программа) DOS или Windows, иногда самораспаковывающийся архив.

Исполняемый файл, который запускается при одинарном или двойном (в зависимости от настроек

Windows) клике мышью.

HTM, HTML - текст написанный на Hyper Text Markup Language. Используется для создания

Интернет страниц.

4. БАЗОВЫЕ ЛОГИЧЕСКИЕ ОПЕРАЦИИ, ИХ СХЕМЫ И ТАБЛИЦЫ ИСТИННОСТИ.

ЛОГИЧЕСКИЕ ФУНКЦИИ.

4.1. Логические переменные и логические операции

Информация (данные, машинные команды и т. д.) в компьютере представлена в двоичной

системе счисления, в которой используется две цифры – 0 и 1. Электрический сигнал, проходящий

по электронным схемам и соединительным проводникам (шинам) компьютера, может принимать

значения 1 (высокий уровень электрического напряжения) и 0 (низкий уровень электрического

напряжения) и рассматривается как импульсный сигнал, который математически может быть

описан в виде двоичной переменной, принимающей также значения 0 или 1. Для решения

различных логических задач, например, связанных с анализом и синтезом цифровых схем и

электронных блоков компьютера, широко используются логические функции и логические

операции с двоичными переменными, которые называются также логическими переменными.

23

Логические переменные изучаются в специальном разделе математики, который носит

название алгебры логики (высказываний), или булевой алгебры. Булева алгебра названа по имени

английского математика Джорджа Буля (1815–1864), внесшего значительный вклад в разработку

алгебры логики. Предметом изучения алгебры логики являются высказывания, при этом анализу

подвергается истинность или ложность высказываний, а не их смысловое содержание. Простые

высказывания в алгебре логики обозначаются заглавными латинскими буквами: А, В, С, D,… и

т. д. Составные высказывания на естественном языке образуются с помощью союзов. В алгебре

логики эти союзы заменяются логическими операциями. В соответствии с алгеброй логики любое

составное высказывание можно рассматривать как логическую функцию F(А, В, С, …),

аргументами которой являются логические переменные А, В, С… (простые высказывания).

Логические функции и логические переменные (аргументы) принимают только два значения:

«истина», которая обозначается логической единицей – 1 и «ложь», обозначаемая логическим

нулем – 0. Логическую функцию называют также предикатом.

Действия, совершаемые над логическими переменными для получения определенных

логических функций, называются логическими операциями. В алгебре логики используются

следующие логические операции.

1. Логическая операция ИНВЕРСИЯ (отрицание). В естественных языках соответствует

словам неверно, ложь или частице не, в языках программирования обозначается Not, в алгебре

логики обозначается

Инверсия каждому простому высказыванию ставит в соответствие составное высказывание,

заключающееся в том, что исходное высказывание отрицается.

Математическая запись данной операции для логической переменной А будет иметь вид:

2. Логическая операция КОНЪЮНКЦИЯ (логическое умножение). В естественных языках

соответствует союзу и, в языках программирования обозначается And, в алгебре логики

обозначается & .

Конъюнкция каждым простым высказываниям ставит в соответствие составное

высказывание, являющееся только тогда истинным, когда являются истинными простые

высказывания, образующие составное высказывание.

Математическая запись данной операции для логических переменных Д В, С, … будет иметь

вид:

F = A & B & C & …

24

3. Логическая операция ДИЗЪЮНКЦИЯ (логическое сложение). В естественных языках

соответствует союзу или, в языках программирования обозначается Or, в алгебре логики

обозначается V.

Дизъюнкция каждым простым высказываниям ставит в соответствие составное

высказывание, являющееся только тогда истинным, когда хотя бы одно из образующих его

высказываний является истинным.

Математическая запись данной операции для логических переменных A, В, С, … будет иметь

вид:

F = AvBvC…

4.2. Основные законы алгебры логики и правила преобразования логических

выражений

В алгебре логики имеются законы, которые записываются в виде соотношений. Логические

законы позволяют производить равносильные (эквивалентные) преобразования логических

выражений. Преобразования называются равносильными, если истинные значения исходной и

полученной после преобразования логической функции совпадают при любых значениях

входящих в них логических переменных.

Для простоты записи приведем основные законы алгебры логики для двух логических

переменных А и В. Эти законы распространяются и на другие логические переменные.

1. Закон противоречия:

2. Закон исключенного третьего:

3. Закон двойного отрицания:

4. Законы де Моргана:

5. Законы повторения: A & A = A; A v A = A; В & В = В; В v В = В.

6. Законы поглощения: A ? (A & B) = A; A & (A ? B) = A.

7. Законы исключения констант: A ? 1 = 1; A ? 0 = A; A & 1 = A; A & 0 = 0; B ? 1 = 1; B ? 0 =

B; B & 1 = B; B & 0 = 0.

8. Законы склеивания:

9. Закон контрапозиции: (A ? B) = (B ? A).

Для логических переменных справедливы и общематематические законы. Для простоты

записи приведем общематематические законы для трех логических переменных A, В и С:25

1. Коммутативный закон: A & B = B & A; A ? B = B ? A.

2. Ассоциативный закон: A & (B & C) = (A & B) & C; A ? (B ? C) = (A ? B) ? C.

3. Дистрибутивный закон: A & (B ? C) = (A & B) ? (A & C).

Как уже отмечалось, с помощью законов алгебры логики можно производить равносильные

преобразования логических выражений с целью их упрощения. В алгебре логики на основе

принятого соглашения установлены следующие правила (приоритеты) для выполнения

логических операций: первыми выполняются операции в скобках, затем в следующем порядке:

инверсия (отрицание), конъюнкция ( & ), дизъюнкция (v).

Выполним преобразование, например, логической функции

применив соответствующие законы алгебры логики.

4.3. Логические функции и таблицы истинности

Соотношения между логическими переменными и логическими функциями в алгебре логики

можно отобразить также с помощью соответствующих таблиц, которые носят название таблиц

истинности. Таблицы истинности находят широкое применение, поскольку наглядно показывают,

какие значения принимает логическая функция при всех сочетаниях значений ее логических

переменных. Таблица истинности состоит из двух частей. Первая (левая) часть относится к

логическим переменным и содержит полный перечень возможных комбинаций логических

переменных А, В, С… и т. д. Вторая (правая) часть этой таблицы определяет выходные состояния

как логическую функцию от комбинаций входных величин.

Например, для логической функции F = A v B v C (дизъюнкции) трех логических

переменных А, В, и С таблица истинности будет иметь вид, показанный на рис. 4.1. Для записи

значений логических переменных и логической функции данная таблица истинности содержит 8

строк и 4 столбца, т. е. число строк для записи значений аргументов и функции любой таблицы

истинности будет равно 2n, где п – число аргументов логической функции, а число столбцов равно

п + 1.

26

Рис. 4.1. Таблица истинности для логической функции F = A v В v С

Таблицу истинности можно составить для любой логической функции, например, на рис. 4.2

приведена таблица истинности логической функции F = A ? B ? C (эквиваленции).

Логические функции имеют соответствующие названия. Для двух двоичных переменных

существует шестнадцать логических функций, названия которых приведены ниже. На рис. 4.3

представлена таблица, в которой приведены логические функции F1, F2, F3, … , F16 двух

логических переменных A и В.

Функция F1 = 0 и называется функцией константы нуля, или генератора нуля.

Рис. 4.2. Таблица истинности для логической функции F = A ? B ? C

Рис. 4.3. Логические функции F1, F2, F3,… F16 двух аргументов А и В

Функция F2 = A & B называется функцией конъюнкции.

27

Функция

называется функцией запрета по логической переменной А.

Функция F4 = А называется функцией повторения по логической переменной А.

Функция

называется функцией запрета по логической переменной В.

Функция F6 = В называется функцией повторения по логической переменной В.

Функция

называется функцией исключающее «ИЛИ».

Функция F8 = A v В называется функцией дизъюнкции.

Функция

называется функцией Пирса.

Функция

называется функцией эквиваленции.

Функция

называется функцией отрицания (инверсии) по логической переменной В.

Функция F12 = B ? A называется функцией импликации B ? A.

Функция

28

называется функцией отрицания (инверсии) по логической переменной А.

Функция

называется функцией Шеффера.

Функция F16 = 1 называется функцией генератора 1.

Среди перечисленных выше логических функций переменных можно выделить несколько

логических функций, с помощью которых можно выразить другие логические функции.

Операцию замены одной логической функции другой в алгебре логики называют операцией

суперпозиции или методом суперпозиции. Например, функцию Шеффера можно выразить при

помощи логических функций дизъюнкции и отрицания, используя закон де Моргана:

Логические функции, с помощью которых можно выразить другие логические функции

методом суперпозиции, называются базовыми логическими функциями. Такой набор базовых

логических функций называется функционально полным набором логических функций. На

практике наиболее широко в качестве такого набора используют три логических функции:

конъюнкцию, дизъюнкцию и отрицание. Если логическая функция представлена с помощью

базовых функций, то такая форма представления называется нормальной. В предыдущем примере

логическая функция Шеффера, выраженная через базовые функции, представлена в нормальной

форме.

Три приведенных ниже логических элемента составляют функционально полную систему

для проектирования цифровых логических устройств, в том числе и соответствующих логических

блоков и устройств компьютера, поскольку реализуют функционально полный набор логических

функций, состоящий из логических функций: И (конъюнкции), ИЛИ (дизъюнкции), НЕ

(отрицания).

1. Логический элемент НЕ, который называется также инвертором, выполняет логическую

операцию отрицания (инверсии).

29

2. Логический элемент И, называемый также конъюнктором, выполняет операцию

логического умножения (конъюнкции), теоретически может иметь бесконечное число входов, на

практике ограничиваются числом входов от двух до восьми.

3. Логический элемент ИЛИ, называемый также дизъюнктором, выполняет операцию

логического сложения (дизъюнкции), теоретически может иметь бесконечное число входов, на

практике ограничиваются числом входов от двух до восьми.

При проектировании цифровых логических устройств часто возникает задача по заданной

таблице истинности записать выражение для логической функции и реализовать ее в виде

логической схемы, состоящей из функционально полного набора логических элементов. Данную

задачу называют также задачей синтеза логических схем или логических устройств.

Синтез логических схем на основе функционально полного набора логических элементов

состоит из представления логических функций, описывающих данные логические схемы в

нормальных формах. Нормальной формой представления считается форма, полученная

посредством суперпозиций вспомогательных логических функций – минтермов и макстернов.

Минтермом называют логическую функцию, которая принимает значение логической

единицы только при одном значении логических переменных и значение логического нуля при

других значениях логических переменных. Например, минтермами являются логические функции

F2, F3, F5 и F9 (см. рис. 4.3).

Макстерном называют логическую функцию, которая принимает значение логического нуля

только при одном значении логических переменных и значение логической единицы при других

значениях логических переменных. Например, макстернами являются логические функции F8, F12,

F14 и F15 (см. рис. 4.3).

30

Из минтермов и макстернов методом суперпозиции можно составить логические функции,

которые называются соответственно логической функцией, представленной посредством

совершенных дизъюнктивных нормальных форм (СДНФ), и логической функцией,

представленной посредством совершенных конъюнктивных нормальных форм (СКНФ).

Полученные таким образом функции СДНФ и СКНФ будут представлять искомую логическую

функцию по заданной таблице истинности. После получения функций СДНФ и СКНФ их

необходимо преобразовать (минимизировать). Преобразование данных функций с целью их

минимизации осуществляется с помощью законов алгебры логики и специальных разработанных

методов: метод Квайна, карты Карно, диаграммы Вейча и т. д.

Рассмотрим задачу синтеза на примере модифицированной таблицы истинности,

приведенной на рис. 4.6. Для данной таблицы истинности необходимо записать выражение для

выходной функции F, провести ее преобразование (минимизацию) на основе законов алгебры

логики и, используя основные логические элементы – НЕ, И и ИЛИ, разработать логическую

схему реализации выходной функции F.

Рис. 4.6. Таблица истинности логических переменных A, В и С

Значения логических переменных А, В и С и соответствующие значения функции F

приведены в таблице истинности (см. рис. 4.6), где в столбце № – указан номер комбинации

логических переменных A, В и С.

Для решения указанной задачи представим логическую функцию F в виде СДНФ, а затем и в

СКНФ. Найдем вспомогательные функции минтермы и макстермы. В заданной таблице

истинности выходная функция F принимает логическое значение, равное логической единице, при

комбинациях логических переменных A, В и С, указанных под номерами 3, 6, 8, а значение, равное

логическому нулю – при комбинациях, указанных под номерами 1, 2, 4, 5,7.

Минтермы запишем в следующем виде:

31

Минтермы представляют собой логические произведения (конъюнкции) логических

переменных А, В, и С при значениях логической функции F, равных логической единице

(комбинации 3, 6, 8). Сомножители (логические переменные A, В и С) входят в минтерм в прямом

виде (без отрицания), если их значения равны логической единице, и в инверсном (с отрицанием),

если их значения равны логическому нулю. Логическая функция F в СДНФ будет равна

логической сумме минтермов:

После минимизации логической функции Fc использованием законов алгебры логики

получим ее искомое выражение:

Макстермы запишем в следующем виде:

Макстермы представляют собой логические суммы (дизъюнкции) логических переменных А,

В, и С при значениях логической функции F, равных логическому нулю (комбинации 1, 2, 4, 5, 7).

Слагаемые (логические переменные A, В, и С) входят в макстерм в прямом виде (без отрицания),

если их значения равны логическому нулю, и в инверсном (с отрицанием), если их значения равны

логической единице. Логическая функция F в СКНФ будет равна логическому произведению

макстермов:

Поскольку полученное выражение для F в виде СКНФ является более громоздким по

сравнению с представлением F в виде СДНФ, то в качестве окончательного выражения для F

примем ее выражение в виде СДНФ, т. е.

Аналогичным образом можно получить выражение для любой логической функции, которая

представлена с помощью заданной таблицы истинности с Означениями логических переменных.

Используем полученное выражение логической функции F для разработки (построения)

логической схемы на основе функционально полного набора логических элементов НЕ, И и ИЛИ.

При построении логической схемы необходимо учитывать установленные в алгебре логики

правила (приоритеты) для выполнения логических операций, которые в данном случае

реализуются с помощью логических элементов НЕ, И и ИЛИ. Порядок производимых логических

операций будет следующий: операция инверсии (отрицания), операция логического умножения

32

(конъюнкции) и затем операция логического сложения (дизъюнкции). Реализация функции F в

виде логической схемы, приведена на рис. 4.7.

Рис. 4.7. Реализация функции F в виде логической схемы

Для графического отображения логических схем существуют различные компьютерные

программы, называемые графическими редакторами. Данные программы могут быть включены в

другие компьютерные программы, например в программах Microsoft Word и Microsoft Excel такие

редакторы реализованы с помощью панелей инструментов «Рисование», или быть

самостоятельными программами, например Paint, Microsoft Visio и т. д. Воспользуемся

встроенным графическим редактором (панель «Рисование») программы MS Excel для

графического отображения логической схемы функции F. Данная логическая схема показана на

рис. 4.8.

33

Рис. 4.8. Графическое отображение логической функции F с помощью программы MS Excel

На основе функционально полного набора логических элементов построены различные

электронные устройства, входящие в состав компьютера. К таким устройствам относятся

сумматоры (выполняющие операции сложения двоичных чисел), триггеры (устройства, имеющие

два устойчивых состояния: логического нуля и логической единицы и используемые в качестве

двоичных элементов памяти), регистры памяти (состоящие из набора триггеров), двоичные

счетчики, селекторы (переключатели сигналов), шифраторы, дешифраторы и т. д.

Рассмотренные выше таблицы истинности логических элементов показывают

установившиеся значения логических переменных. Однако когда логические переменные

представлены в виде электрических сигналов, то необходимо некоторое время для того, чтобы

значение логической функции достигло уровня установившегося состояния из-за внутренних

задержек по времени в электронных логических элементах. В среднем задержка электрического

сигнала такого элемента составляет 10-9 с. В компьютере двоичные сигналы проходят через

множество электронных схем, и задержка по времени может стать значительной. В этом случае

выделяется отрезок времени (такт) на каждый шаг логической операции. Если операция

заканчивается раньше, чем заканчивается тактовое время, то устройство, входящее в состав

компьютера, ожидает ее окончания. В результате скорость выполнения операций несколько

снижается, но достигается высокая надежность, так как обеспечивается синхронизация между

многими параллельно выполняющимися операциями в компьютере. Синхронизация устройств в

компьютере обеспечивается с помощью специального генератора – генератора тактовой частоты,

который вырабатывает электрические импульсы стабильной частоты.

Упражнения для самостоятельного выполнения

1. Выполнить поразрядное логическое сложение и умножение двоичных чисел:

а) 101 и 110; б) 10101 и 11100; в) 110011 и 111100.

2. Преобразовать следующие логические выражения:

3. Доказать, что число логических функций двух логических переменных равно 16.

4. Реализовать модифицированные таблицы истинности логических схем НЕ, ИЛИ, И-НЕ,

ИЛИ-НЕ (см. рис. 4.5), используя программу MS Excel.

5. Составить таблицы истинности для следующих логических функций:

34

6. Записать выражения для логических функций F1 и F2 в виде СДНФ и СКНФ. Логические

функции F1 и F2 представлены далее соответственно таблицами истинности.

7. По заданному преподавателем варианту таблицы N составить таблицу истинности

логической функции F, используя таблицу М. Найти выражение для логической функции F,

осуществить ее преобразование в соответствии с основными законами алгебры логики и

разработать логическую схему полученной функции с использованием логических схем НЕ, И,

ИЛИ. Для графического отображения разработанной логической схемы использовать любой

графический редактор.

35

5. КЛАССИФИКАЦИЯ ЭЛЕМЕНТОВ И УСТРОЙСТВ КОМПЬЮТЕРА.

ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА (ЦИФРОВЫЕ

АВТОМАТЫ): ТРИГГЕРЫ, РЕГИСТРЫ, СЧЕТЧИКИ.

В отличие от комбинационных схем (КС) значения выходных сигналов

последовательностных схем (ПС) в данный момент времени зависят не только от значений

входных сигналов в этот же момент времени, но и от их предыдущих значений. Из этого следует,

что ПС реализует функциональную связь уже не между отдельными значениями входных и

выходных сигналов, а между их последовательностями. Поэтому, в отличии от КС, работу ПС

следует рассматривать во времени. Для того, чтобы значения выходных сигналов зависели от

предыдущих значений входных, ПС должны обладать памятью, в которой сохраняется

информация о предыдущих входных воздействиях. Эта информация используется в ПС в виде

совокупности сигналов, вырабатываемых памятью. Особое значение при изучении

последовательностных схем имеют элементы памяти – триггеры.

. Триггеры

Триггеры – это логические устройства с памятью, которые способны длительно оставаться в

одном из двух возможных устойчивых состояний и скачком чередовать их под действием

внешних сигналов.

Триггерная ячейка

Основу триггеров составляют простейшие запоминающие ячейки, представляющие собой

симметричную структуру из двух логических элементов ИЛИ-НЕ либо И-НЕ, охваченных

перекрёстной обратной связью:

Рис.1.1 Принципы построения триггерных ячеек и их условные обозначения.

37

Независимо от того, какую функцию выполняют логические элементы И-НЕ либо ИЛИ-НЕ,

ячейки могут находиться в двух устойчивых состояниях: 1 и 0. Состоянию 1 соответствует

единичный сигнал на выходе Q, состоянию 0 соответствует единичный сигнал на выходе .

Вход, по которому ячейка устанавливается в состояние 1, обозначается буквой S, а в

состоянии 0 – буквой R.

Когда на обоих информационных кодах существуют логические нули (S=R=0), сигналы на

выходе могут иметь одно из двух сочетаний: Q=1, =0 либо Q=0, =1, так как каждый логический

элемент ИЛИ-НЕ инвертирует входные сигналы, а переключающим сигналом служит единица.

Допустим, что Q=1. Этот сигнал, действуя на входе нижнего элемента создаёт на его выходе =0. В

свою очередь, на входах верхнего элемента два нулевых сигнала – со входа R и с выхода ,

обеспечивает Q=1. Состояние это устойчивое.

Если на один из входов подать единичный сигнал, сохраняя нулевой на другом, триггер

примет состояние, которое однозначно определяется входной информацией. При входных

сигналах S=1, R=0 триггер принимает единичное состояние Q=1, =0, а при S=0, R=1 – нулевое:

Q=0, =1. При появлении управляющего сигнала на одном из входов происходит либо

опрокидывание триггера, либо подтверждение существующего состояния, если оно совпадает с

требуемым.

Если одновременно подать переключающие сигналы на оба входа (S=R=1), на обоих выходах

появятся логические нули (Q= =0) и устройство утратит свойства триггера. Поэтому

комбинацию S=R=1 называют неопределённой (н/о).

Переход от неопределённой комбинации к нейтральной (S=R=0) называют запрещенной

комбинацией, так как состояние выходов при этом восстанавливается, но с равной вероятностью

оно может стать единичным, так и нулевым, т.е. ведёт к непредсказуемому поведению триггера.

Триггер, который переключается сигналами логической единицы, т.е. на логических элементах

ИЛИ-НЕ, называют триггером с прямым управлением (RS-триггер).

Триггер, который переключается сигналами логического нуля, т.е. на логических элементах И-НЕ,

называют триггером с инверсными входами ( -триггер). Для такого триггера неопределённая

комбинация (н/о): S=R=0.

Триггерные системы

Триггер представляет, как правило, систему, состоящую из триггерной ячейки, играющей роль

ячейки памяти (ЯП), и устройство управления (УУ):

38

Рис.1.2 Триггерная система:

Q, – внешние выходы;

A, B – информационные (логические) входы;

V – подготовительный вход (предустановка);

С – тактовый вход;

S’, R’ – внутренние входы ячейки памяти;

Sa, Ra – внешние входы ячейки памяти.

Устройство управления – это комбинационное устройство, преобразующее входную информацию

в комбинацию сигналов, под воздействием которых триггерная ячейка принимает одно из двух

устойчивых состояний.

Изменяя схему устройства управления и способы связи её с триггерной ячейкой, можно получить

триггеры с разными функциональными свойствами.

Асинхронный RS-триггер

У асинхронных триггеров имеются только информационные (логические) входы (т.е. отсутствует

устройство управления). Они срабатывают непосредственно за изменением сигналов на входах.

Триггерные ячейки на элементах И-НЕ либо ИЛИ-НЕ являются асинхронными RS-триггерами.

Синхронный RS-триггер

У синхронных триггеров смены сигналов на входах ещё недостаточно для срабатывания.

Необходим дополнительный командный импульс, который подаётся на синхронизирующий

(тактовый) вход. Это обеспечивается устройством управления, которое связывает каждый из

информационных входов с тактовым логической операцией И. Поэтому информация с выводов S

и Rможет быть передана на триггерную ячейку только при С=1:

Рис.1.3 Синхронный RS-триггер

39

Когда С=0, q1=q2=1, что является нейтральной комбинацией для триггерной ячейки, которая

хранит записанную информацию, а состояние входов S и R безразлично. С приходом тактового

импульса (С=1) триггер изменяет своё состояние или остаётся в прежнем в соответствии с

входными сигналами S и R.

Входная комбинация S=R=1 недопустима, так как при С=1 создается недопустимое состояние на

выходах Q==1.

Синхронный RS-триггер на элементах ИЛИ-НЕ:

Рис.1.4 Синхронный RS-триггер

Отличие состоит в способе управления: переброс триггера осуществляется сигналами S=0, R=0

при С=0, т.е. нулевыми логическими уровнями.

JK-триггер

В схемном отношении JK-триггеры отличаются от триггеров RS-типа наличием обратной связи с

выходов на входы:

Рис.1.5 JK-триггер.

Из схемы следует, что состояние JK-триггера зависит не только от сигналов на входах J и K, но и

от логически связанных с ними сигналов и Q.

Функциональная особенность JK-триггера состоит в том, что при всех входных комбинациях,

кроме одной J=K=1, он действует подобно RS-триггеру, причём вход J играет роль входа S, а К-

вход соответствует R-входу.

40

При J=K=0 на выходах элементов 1 и 2 будет q1=q2=1 (независимо от значений сигналов Q и ),

а что представляет нейтральную комбинацию для триггерной ячейки, которая хранит записанную

ранее информацию. Когда J¹K, выходное состояние триггера будет определяться логическим

элементом 1 или 2, на всех входа которого действует логическая 1.

Входная комбинация J=K=1 при любом состоянии триггера вызывает его переброс.

Действительно, если Q=1, а =0, то q1=1, aq2=0 (так как K=Q=1). Сигнал q2=0 переключит

триггерную ячейку. Переброс будет также иметь место при выходном состоянии Q=0, а =1. В

этом случае окажется q1=0, q2=1 и триггерная ячейка опрокинется, принимая противоположное

состояние Q=1, а =0.

Таким образом, подобно RS-триггеру, в JK-триггере J и К – это входы установки триггера в

единицу или ноль. В отличии от RS-триггеров в JK-триггере наличие двух единичных

управляющих сигналов (J=K=1) приводит к переходу триггера в противоположное состояние.

Причём, начиная с момента опрокидывания триггера, управляющее действие сигналов на входах J

и К прекращается, так как изменяются сигналы на выходах логических элементов 1 и 2 (q1, q2).

D-триггер

D-триггеры в отличии от рассмотренных типов имеют для установки в состояние 1 и 0 один

информационный вход (D-вход). Это триггер задержки и при разрешающем сигнале на тактовом

входе устанавливается в состояние, соответствующее потенциалу на входе D.

Логическая структура синхронного D-триггера со статическим управлением:

Рис.1.6 D-триггер

В паузах между тактовыми импульсами логические элементы 1 и 2 схемы управления закрыты и

на их выходах существуют сигналы q1=q2=1, что служит нейтральной комбинацией для

триггерной ячейки.

Для получения -триггера элементы И-НЕ заменяют на ИЛИ-НЕ:

41

Рис.1.7 -триггер.

Для синхронизации такого триггера требуются тактовые импульсы нулевого уровня, а в паузах

между этими импульсами на входе С должна быть логическая единица.

D-триггер можно преобразовать из любого синхронного RS - или JK-триггера, если на их

информационные входы одновременно подавать взаимно инверсные сигналы D и :

Рис.1.8 Преобразование JK-триггера в D-триггер.

DV-триггер

DV-триггеры представляют собой модификацию D-триггеров:

Рис.1.9 DV-триггер.

Их логические функции определяются наличием дополнительного разрешающего входа V,

играющего роль разрешающего по отношению ко входу D. Когда V=1, триггер функционирует

как D-триггер, а при V=0 он переходит в режим хранения информации независимо от смены

сигналов на входе D. Записанная в D-триггер информация не может храниться более одного

42

такта: с каждым тактовым импульсом состояние триггера обновляется. Наличие V-входа

расширяет функциональные возможности D-триггера, позволяя в нужные моменты времени

сохранять информацию на выходах в течении требуемого числа тактов.

Запись информации в этих триггерах происходит, когда С=1 и V=1. Поэтому в DV-триггер

можно обратить всякий тактируемый D-триггер, добавив V-вход и логически связав его

операцией И с управляющим С-входом. Сигналы С=1 и V=1 должны действовать в одно время.

Поскольку вход V – подготавливающий, сигнал V=1 должен перекрывать по длительности оба

фронта тактового импульса.

Т-триггер

Т-триггер, или счётный триггер, имеет один информационный Т-вход. Смена состояний здесь

происходит всякий раз, когда входной сигнал меняет своё значение в определенном

направлении.

Т-триггер – единственный вид триггера, текущее состояние которого определяется не

информацией на входах, а состоянием его в предыдущем такте.

Принцип построения счетных триггеров состоит во введении обратной связи с выхода на входы

так, чтобы обеспечить смену сигналов на информационных входах после каждого переброса.

Т=триггер может быть сконструирован из синхронного RS-триггера посредством введения

дополнительной обратной связи между R,S-входами и Q, -выходами.

Рис.1.10 Преобразование синхронного RS-триггера в Т-триггер

Наибольшее распространение нашли двухступенчатые структуры, а также Т-триггеры с

динамическим управлением.

43

Т-триггер можно построить из двух D-триггеров.

Рис.1.11 Принцип построения Т-триггера из двух D-триггеров

Каждый перепад 1,0 на тактовом входе приводит к переходу триггера в противоположное

состояние. Когда, например, триггер устанавливается в состояние Q=1, на его входе D

появляется сигнал =0. Поэтому очередной тактовый импульс переводит триггер в новое

состояние.

Счётный триггер можно получить из универсального JK-триггера:

Рис.1.12. Принцип построения асинхронного (а) и синхронного (б) Т-триггера из универсального

JK-триггера.

В асинхронном режиме тактовый вход исполняет роль счётного, а в синхронном – тактовый вход

используется по прямому назначению, а счётные импульсы подаются на соединённые входы J и

К. Таким образом, Т-триггер можно рассматривать как частный случай синхронного JK-триггера,

у которого отсутствуют информационные входы и срабатывание происходит под действием

тактовых импульсов.

TV-триггер

TV-триггер кроме счётного входа Т имеет второй, управляющий, V-вход для разрешения приёма

информации. TV-триггер называют тактируемым или синхронным счётным триггером. Его

получают, например, из JK-триггера.

44

Рис.1.13. Преобразование JK-триггера в асинхронный TV-триггер.

Способы управления триггерами

В зависимости от того, какой параметр входных сигналов используют для записи информации,

триггеры подразделяют на три категории:

со статическим управлением (управляемые по уровню входного сигнала);

с динамическим управлением (управляемые по фронту или срезу);

двухступенчатые триггеры.

Триггеры со статическим управлением срабатывают в момент, когда входной сигнал достигает

порогового уровня. Это простейший вид управления. Так переключаются все рассмотренные

выше триггеры.

Триггеры, тактируемые фронтом, могут быть построены по-разному. Один из широко

применяемых при этом приёмов – это построение двухступенчатого триггера на основе двух

триггеров, тактируемых импульсом:

Рис.1.14. Принцип построения или обозначение D-триггера, тактируемого фронтом.

Здесь управляющий вход D2 D-триггера второй ступени соединён с прямым выходом триггера

первой ступени Q1. Тактовый сигнал подаётся одновременно на обе ступени, но в триггере

второй ступени тактовый вход – инверсный. Поэтому при любом сигнале на тактовом входе (С=0

или С=1) один из двух триггеров не реагируют на сигнал, поступающий на его управляющий

вход. Вследствие этого изменение сигнала на D-входе не приводит к непосредственному

изменению выходного сигнала Q двухступенчатого триггера. И только в тот момент, когда

45

потенциал С переходит из 1 в 0, возможно изменение выходного сигнала Q. Действительно, при

С=1 триггер первой ступени воспринимает информацию со входа D. Когда же С становится

равным нулю, триггер второй ступени устанавливается в состояние, соответствующее

выходному сигналу триггера первой ступени.

Для построения JK-триггера, который может работать по перепаду на тактовом входе

необходимо применить два логических элемента И:

В данном случае S1=J и R1=KQ. Если J=1 и К=0, то при Q=0 получим S1=1, и по окончании

первого тактового импульса триггер устанавливается в единицу Q=1. При J=1, K=0 и Q=1 оба

входных сигнала триггера первой ступени S1 и R1 равны нулю и весь двухступенчатый триггер

не будет менять своего состояния при приходе тактовых импульсов. Таким образом, сигнал 1 на

входе J (при К=0) устанавливает триггер в единицу, если тот был в нуле, или не изменяет

состояние триггера, если он уже находился в единице. Подобным же образом по отношению к

состоянию Q=0 действует сигнал 1 на входе К при J=0.

Рис.1.15. Принцип построения и обозначение JK-триггера, тактируемого фронтом.

Если же J=К=1, то S1=1, R1=0 при Q=0, или S1=0, R1=1 при Q=1. Вследствие этого единица на

обоих управляющих входах триггера J и К приводит к переходу триггера в противоположное

состояние при соответствующем фронте сигнала на тактовом входе.

Для построения JK-триггера может быть использован тактируемый фронтом D-триггер и

логический элемент И-ИЛИ.

46

Рис.1.16. Принцип построения JK-триггера, тактируемого фронтом.

Для построения JK-триггера, который может работать как по перепадам на тактовом входе, так и

по перепадам на входах J и К необходимо применить логический элемент И-ИЛИ и JK-триггер,

тактируемый фронтом.

Рис.1.17. Принцип построения JK-триггера, тактируемого фронтом, и работающего по перепадам

на J и К входах.

Для этого триггера справедливо уравнение

C = C1 (J1 + K1Q),

т.е. при тактируемой работе соответствующий фронт на входе С тактируемого JK-триггера будет

совпадать с таким же фронтом на входе С1. Если же установить С1=1, то фронты,

опрокидывающие триггер, будут определяться по перепадам на входах J1 и К1. При этом

опрокидывание триггера будет производиться в соответствии с правилами работы JK-триггера.

Двухступенчатые триггеры содержат две ступени:

первая ступень служи для промежуточной записи входной информации;

вторая – для последующего запоминания и хранения.

47

Функциональные свойства всей триггерной системы определяются первой ступенью, вторая

ступень может быть одинакова для всех случаев: представлять собой синхронный RS-триггер со

статическим управлением.

Ввод информации в первую ступень происходит с приходом тактового импульса С1. Вторая

ступень в это время блокирована. Перезапись состояния первой ступени во вторую

осуществляется с приходом второго импульса С2. В это время происходит обновление

информации на выходах Q и .

Рис.1.18. Логическая структура двухступенчатого триггера.

Управлять двухступенчатым триггером можно не только двумя но и одним тактовым импульсом:

запись в первую ступень происходит с приходом тактового импульса 1, 0, как, например, в

двухступенчатом RS-триггере.

Рис.1. 19. Принцип построения двухступенчатого RS-триггера.

До прихода тактового импульса (С=0) триггер первой ступени хранит информацию от

предыдущего такта, а триггер второй ступени, на тактовом входе которого действует сигнал 1,

открыт и повторяет состояние первого триггера. С приходом тактового импульса С=1 в триггер

первой ступени заносится информация со входов S и R. Триггер второй ступени в это время

блокирован, так как на его тактовом входе присутствует сигнал 0. С прекращением тактового

импульса С=0 запирается (блокируется) триггер первой ступени, а триггер второй ступени

открывается и принимает состояние первого триггера.

48

Счётчики

Счётчиком называется устройство, сигнал на выходе которого в определённом коде отображает

число импульсов, поступающих на счётный вход.

Т-триггер, например, может считать до двух. Счётчик, образованный цепочкой из m триггеров,

сможет считать в двоичном коде до 2m импульсов.

Каждый из триггеров такой цепочки называют разрядом счётчика. Число m определяет

количество разрядов двоичного числа, которое может быть записано в счётчик.

Число Ксч=2m называют коэффициентом (модулем) счёта или ёмкостью счётчика.

Двоичный асинхронный счётчик (с последовательным переносом)

Для двоичного счётчика, т.е. счётчика с Ксч=2m, зная номера триггеров и состояния выходов Q,

можно определить записанное в счётчик двоичное число

M = Qm*2m-1 + Qm-1*2m-2 +... + Q1*20, где m – номер триггера.

Двоичный асинхронный счётчик может состоять из Т-триггеров, соединённых последовательно

так, что выход последнего триггера соединён с тактовым входом последующего.

Рис.2.1 Двоичный асинхронный счётчик.

Асинхронным счётчик называют потому, что в тех случаях, когда с приходом очередного

счётного импульса срабатывают сразу несколько триггеров, опрокидываются они не

одновременно, а с некоторой задержкой относительно друг друга. Если, например, все четыре

триггера в счётчике находятся в единице, то очередной входной импульс опрокинет первый

триггер, изменение потенциала на выходе приведет к опрокидыванию второго триггера, затем

опрокинется третий и уже после этого четвёртый. Это вызывает не только задержку в

установлении соответствующего кода после прихода счётного импульса, но и появление

49

коротких ложных импульсов. Так как переход 1111–0000 осуществляется через кратковременные

промежуточные состояния 1110–1100–1000.

При поступлении счётных импульсов триггеры счётчика проходят состояния, состояния

описываемые последовательно возрастающими двоичными числами:

Таблица 2.1

Состояние триггеров счетчика при поступлении счетных импульсов.

n Q4 Q3 Q2 Q1

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

... ... ... ... ...

151 1 1 1

Как было показано выше, Т-триггер может быть образован из любых других триггеров по

описанным правилам коммутаций, которые при изложении работы счётчиков будем опускать

для упрощения анализа схемных решений.

Двоичный синхронный счётчик (с параллельным переносом)

В этих счётчиках счётные импульсы подаются одновременно на тактовые выходы всех триггеров

счётчика, при этом схема построена так, что каждому импульсу соответствует срабатывание

только определённых триггеров. Из-за этого обеспечивается большее быстродействие.

50

Рис.2.2 Двоичный синхронный счётчик.

В таких счётчиках используют JK - и D-триггеры, часто со встроенными логическими

элементами.

В схемном отношении эти счётчики сложнее асинхронных счётчиков, так как требуют

применения кроме триггеров и логических элементов.

Счётчики с недвоичным коэффициентом пересчёта

Введением дополнительных логических связей – обратных и прямых – двоичные счётчики могут

быть обращены в недвоичные, для которых Ксч ¹ 2m.

Синтез счётчиков с заданным коэффициентом счёта сводится к нахождению логических

функций, которым должны соответствовать сигналы, присутствующие на управляющих входах

триггеров.

Синтез синхронного счётчика

Порядок синтеза рассмотрим на примере двоично-десятичного счётчика, работающего в коде 8-

4-2-1.

51

Сначала синтезируют таблицу кодовых комбинаций соответствующих различным состояниям

этого счётчика. Переход от одного состояния к другому осуществляется под воздействием

счётных импульсов n, поступающих одновременно на тактовые входы всех четырёх триггеров.

К приходу очередного счётного импульса на управляющих входах триггеров должны

существовать сигналы, обеспечивающие срабатывание только тех триггеров, которые должны

изменить своё состояние при переходе к следующей кодовой комбинации.

Таким образом, для каждой кодовой группы, характеризующей состояние счётчика, необходимо

найти сигналы на управляющих входах триггеров, обеспечивающих переход к следующей

кодовой группе.

Пусть, этот счётчик требуется построить на JK-триггерах, которые работают так, что:

Если такой триггер должен перейти из нуля в единицу, то к приходу счётного импульса на

тактовый вход нужно обеспечить J=1, сигнал на входе К не влияет при этом на поведение

триггера и может быть либо 0, либо 1, т.е. К=Х;

Если триггер должен опрокинуться из единицы в ноль, следует к приходу счётного импульса

установить К=1, J=Х (сигнал на входе J не влияет при этом на поведение триггера);

Если же требуется сохранить состояние триггера “единица”, то необходимо к приходу счётного

импульса установить К=0, J=X;

Если триггер должен остаться в состоянии ноль, то нужно обеспечить J=0, K=X.

52

Рис.2.4 Функциональная схема двоично-десятичного счётчика.

Для указанных в таблице контуров:

K2 = Q1J2 = Q1 4

K3 = Q1Q2J3 = Q1Q2

K4 = 0J4 = Q1Q2Q3

Функциональная схема счётчика синтезируется в соответствии с полученными логическими

функциями.

Аналогичным образом проводят синтез счётчиков на других типах триггеров тактируемых

фронтом импульса и с другими коэффициентами пересчёта. Различие будет заключаться в

сигналах, обеспечивающих нужные переходы или сохранение состояний триггеров.

53

Синтез асинхронного счётчика

Сравнительно просто синтезировать счётчики с последовательным переносом в коде 8421. Такой

счётчик с коэффициентом счёта Ксч=2mпредставляет собой последовательную цепочку из m

триггеров. С помощью дополнительного логического элемента можно изменить коэффициент

счёта в пределах 2m-1 < Kсч < 2m, для чего входы логического элемента подключают к выходам

определённых триггеров, а его выход – ко входу R принудительной установки триггеров в

нулевое состояние, а иногда и ко входу S – установки в 1.

Первым шагом синтеза является пересчёт заданного коэффициента счёта в двоичный код. Число

разрядов двоичного числа показывает, сколько триггеров должен иметь счётчик, а число единиц

определяет число входов логического элемента. Входы логического элемента подключают к

прямым выходам Q тех триггеров, которые соответствуют единицам двоичного числа. Во

избежание ошибок следует помнить, что первый – входной – триггер отображает последний –

младший разряд числа. Выход логического элемента соединяют с входами установки нуля

(входы R) всех триггеров, от которых были сделаны отводы, а также тех, которые

непосредственно за ними следуют.

Результаты синтеза применимы к триггерам разных видов логики. При этом имеются некоторые

особенности.

Принудительная установка в ноль по R-входу у триггеров ТТЛ, ДТЛ осуществляется сигналами

логического нуля, а у триггеров КМОП – логической единицы. Поэтому в первом случае должен

быть применён логический элемент И-НЕ, а во втором – И.

В суммирующем счётчике опрокидывание каждого последующего триггера должно происходить

тогда, когда сигнал на выходе предыдущего триггера изменяется от 1 к 0, поэтому важен порядок

соединения триггеров между собой.

Если в счётчике применяют триггеры с прямым управлением (по фронту 0,1), их входы

присоединяют к инверсным выходам предыдущих.

В случае триггеров с инверсным управлением (в том числе MS-структуры: двухступенчатые)

входы подключают к прямым выходам предыдущих.

Пример 2.1 Синтезировать счётчик с коэффициентом счёта Ксч=13.

Решение.

54

Пересчитывают заданный коэффициент счёта в двоичный код:

13=1101

В двоичном числе четыре разряда, поэтому в счётчике должно быть четыре триггера.

В двоичном числе три единицы, поэтому потребуется трёхвходовой логический элемент.

Для синтеза счётчика применяют, например, JK-триггеры (ТТЛ), опрокидывание которых

происходит по отрицательным перепадам 1,0. Поэтому входы триггеров подключают к прямым

выходам предыдущих.

Принудительная установка в ноль по R-входу осуществляется сигналом логического нуля,

поэтому применяют трёхвходовой логический элемент И-НЕ.

Входы логического элемента подключают к прямым выходам Q тех триггеров, которые

соответствуют единицам двоичного числа, т.е. к прямым выходам первого, третьего и четвёртого

триггеров.

Выполнение указанных условий осуществляют при формировании функциональной схемы

счётчика.

Рис.2.5 Счётчик с Ксч=13.

В исходном (нулевом) состоянии напряжение на выходах всех триггеров низкого уровня, а на

выходе логического элемента DD5 и соответственно на входах R – высокого уровня, и триггеры

могут работать, т.е. опрокидываться.

Появление высокого уровня напряжения на выходе одного или двух триггеров в процессе счёта

не отразится на состоянии логического элемента DD5, так как для изменения его состояния

требуется высокий уровень напряжения на всех трёх его входах. Когда это произойдёт,

55

напряжение на выходе DD5 упадёт, перебросит все триггеры в нулевое состояние и цикл счёта

начнётся сначала.

Логика работы схемы: первый триггер опрокидывается от каждого входного импульса, т.е.1=20,

второй – от каждого второго импульса (2=21), третий – от четвёртых импульсов (4=22), а

четвёртый триггер – от каждого восьмого импульса (8=23). Коэффициенту счёта

Ксч=13=8+4+1=1*23+1*22+0*21+1*20 соответствуют, следовательно, состояния Q4=Q3=Q1=1,

как и показано на функциональной схеме синтезированного счётчика.

Аналогично можно синтезировать счётчики с коэффициентам счёта, например, 7, 11, 13, 14, 15.

Синтез счётчиков с комбинированным переносом

На JK-триггерах MS-структуры можно строить счётчики с комбинированным переносом на

основе схемы с коэффициентом счёта Ксч=3

Рис.2.6 Счётчик с Ксч=3.

Наращивая исходную схему, путём включения внутреннего делителя между триггерами DD1 и

DD2, можно создавать счётчики с коэффициентами счёта: Ксч = 2 * К’дел + 1, где К’дел –

коэффициент деления внутреннего делителя, включённого между триггерами DD1 и DD2, не

содержащие логических элементов.

Рис.2.7 Организация счётчиков на JK-триггерах с коэффициентом счёта

56

Ксч=2*К’дел+1.

Делители числа входных импульсов

После каждого цикла счёта на выходах последнего триггера возникают перепады напряжения.

Это свойство определяет второе название счётчиков: деление числа входных импульсов.

Если входные сигналы периодичны и следует с частотой fвх, то частота выходных импульсов,

снимаемых с выхода последнего триггера будет

fвых = fвх / Ксч.

У счётчика в режиме деления используется выходной сигнал только последнего триггера,

промежуточное состояние остальных триггеров не учитываются. Всякий счётчик может быть

использован как делитель частоты.

Регистры

Назначение регистров – хранение и преобразование многоразрядных двоичных чисел.

Они используются в качестве управляющих и запоминающих устройств, генераторов и

преобразователей кодов, счётчиков, делителей частоты, узлов временной задержки.

Регистры строят на синхронных D-триггерах или на RS(JK) - триггерах с динамическим или

статическим управлением.

Одиночный триггер может запоминать (регистрировать) один разряд (бит) двоичной

информации. Поэтому триггер можно считать одноразрядным регистром.

Занесение информации в регистр называют операцией ввода или записи. Запись информации в

регистр не требует его предварительного обнуления.

Выдача информации к внешним устройствам характеризует операцию вывода или считывания.

В схемы регистров входят комбинационные элементы, роль которых вспомогательная: для

выполнения операций “гашение” (Уст.0), “приём”, “вывода”, “преобразование” (из прямого кода

в обратный и наоборот).

Регистры в зависимости от функциональных свойств бывают:

накопительные (регистры памяти, хранения);

57

сдвигающие.

Сдвигающие регистры делятся

по способу вводы и вывода информации на параллельные, последовательные и комбинационные

(параллельно-последовательные и последовательно-параллельные);

по направлению передачи (сдвига) информации на однонаправленные и реверсивные.

Регистры памяти (накопительные, хранения)

Регистр для хранения n-разрядного слова может быть построен на синхронных RS-триггерах.

Рис.3.1 Функциональная схема регистра хранения.

В схеме регистра предусмотрены цепи, обеспечивающие выполнение дополнительных,

вспомогательных микроопераций. Объединение входов R каждого триггера общей шиной

образует шину гашения (Уст.0). Для установки триггера в состояние ноль необходимо падать

одновременно сигналы соответствующие 1 по шине Уст.0 и шине С, объединяющей

синхронизирующие входы триггеров.

58

Цепь параллельного приёма кода х1, х2,..., хn представлена конъюнкторами, выходы которых

связаны с установочными входами S триггеров. Входы этих конъюнкторов объединены общей

шиной П. Для осуществления операции “приём” предварительно регистры устанавливаются в

состояние 0. После этого принимаемый код х1, х2,..., хn подаётся на входы конъюнкторов. Затем

подаётся сигнал, соответствующий 1 по шинам П и С. В разрядах, где xi=1, происходит

установка триггеров в единичное состояние. В разрядах, где xi=0, состояние триггеров не

изменяется.

Операция “выдача” реализуется с помощью конъюнкторов, на входы которых поступают

сигналы с прямых выходов триггеров. Вторые входы этих конъюнкторов объединены общей

шиной выдачи В. Подавая сигнал 1 по шине В, получают на выходах конъюнкторов прямой код

х1, х2,..., хn.

Операция “преобразование” осуществляется при подаче сигнала 1 по шине ПР, которая

объединяет конъюнкторы, управляемые инверсными выходами триггеров, на выходе

конъюнкторов при этом появляется обратный код

Рис.3.2 Схема парафазной передачи

В регистрах используются также парафазный приём и выдача информации. При этом не

требуется предварительной установки в 0 элемента хранения при выполнении приёма.

Для приёма необходимо подать сигнал 1 на шинах С1 и П. Чтобы триггер Ti осуществлял

хранение кода, достаточно исключить подачу сигнала по шине П.

Использование парафазной передачи позволяет совместить выдачу кода с одного регистра с

приёма кода в другой регистр. Для этого осуществляется коммутация выхода Qi триггера Ti со

входом S триггера T’i и выхода i триггера Ti со входом R триггера T’i. Для парафазной передачи

кода с триггера Ti на триггер T’i достаточно подать сигнал по шине С2.

59

Регистры сдвига

Сущность сдвига состоит в том, что с приходом каждого тактового импульса происходит

перезапись (сдвиг) содержимого триггера каждого разряда в соседний разряд без изменения

порядка следования единиц и нулей.

При сдвиге информации вправо после каждого тактового импульса бит из более старшего

разряда сдвигается в младший, а при сдвиге влево – наоборот.

Регистры сдвига, помимо операции хранения, осуществляет преобразование последовательного

двоичного кода в параллельный, а параллельного – в последовательный, выполняют

арифметические и логические операции, служат в качестве цифровых элементов временной

задержки.

Регистры сдвига строят на синхронных двухступенчатых RS-, JK-триггерах или на асинхронных

JK-, D-триггерах с динамическим управлением записью. Внутренняя организация таких

триггерных схем предусматривает разделение во времени этапов приёма входной информации и

смены выходной. В них по переднему фронту синхронизирующего сигнала происходит приём

информации, а по заднему – изменение состояния.

Рассмотрим работу четырёхразрядного регистра с последовательным вводом входной

информации и сдвигом её вправо. В регистре применены RS(JK) - триггеры, а первый их них при

помощи инвертора преобразован в D-триггер. Схема напоминает схему счётчика с параллельным

переносом, но поскольку здесь применены не Т-триггеры, а RS(JK) - триггеры, то обеспечивается

не счёт, а перенос (сдвиг) импульсов, поступающих на вход.

Допустим, что в регистр последовательно вводится, начиная с младшего разряда, двоичный код

1101, который поступает от внешнего устройства синхронно с тактовыми импульсами.

С первым тактовым импульсом в регистр DD1 будет записана единица младшего разряда. Со

следующим тактовым импульсом эта единица будет сдвинута в триггер DD2 и окажется на его

выходе. Одновременно в первый триггер поступит ноль (следующий разряд кода). Таким же

образом будут происходить сдвиги с выхода Q2 на вход DD3 и с Q3 в DD4. После четырёх

тактовых импульсов код на выходах Q4–Q1 будет соответствовать коду 1101 и может быть

считан внешним устройством. Таким образом, регистр преобразует последовательный код в

параллельный.

60

Рис.3.3 Четырёхразрядный сдвигающий регистр с последовательным вводом.

После очередного тактового импульса (пятого) информационный сигнал, бывший на выходе

последнего триггера, выводится из регистра и пропадает.

На выходе Q4 каждый сигнал появляется через четыре такта, считая с момента подачи его

на вход. Это свойство регистра сдвига часто используют для задержки цифровой информации

на заданное число тактовых периодов.

61

6. ЦИФРОВЫЕ УСТРОЙСТВА КОМБИНАЦИОННОГО ТИПА

Цифровыми устройствами комбинационного типа или цифровыми автоматами без памяти

называются цифровые устройства, логические значения на выходе которых однозначно

определяются совокупностью или комбинацией сигналов на входах в данный момент времени. К

ним относятся суммирующие схемы, шифраторы и дешифраторы, мультиплексоры и

демультиплексоры, цифровые компараторы и другие устройства. Цифровые устройства

комбинационного типа выпускаются в виде интегральных микросхем или входят в состав

больших интегральных микросхем, таких как процессоры, запоминающие и другие устройства.

6.1 Двоичные сумматоры

6.1.1 Одноразрядные сумматоры

В цифровой вычислительной технике используются одноразрядные суммирующие схемы с

двумя и тремя входами, причём первые называются полусумматорами, а вторые — полными

одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования

младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход,

на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел.

На рисунке 21, а) приведена таблица истинности полусумматора, на основании которой

составлена его структурная формула в виде СДНФ (Рисунок 21, б). Функциональная схема,

составленная на элементах основного базиса в соответствии с этой структурной формулой,

приведена на рисунке 21, в).

Рисунок 21 Одноразрядный полусумматор: а) таблица истинности, б) структурная формула,

в) функциональная схема.

Основными параметрами, характеризующими качественные показатели логических схем,

являются быстродействие и количество элементов, определяющее сложность схемы.

Быстродействие определяется суммарным временем задержки сигнала при прохождении

элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх

логических элементах.

62

Кроме количества элементов сложность схемы, как было отмечено выше, определяется

количеством входов элементов, по которым выполняются логические операции. Этот параметр

называется «Число по Квайну». Приведённая выше схема содержит 6 элементов и имеет 10 входов

(Число по Квайну равно 10).

Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и

прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно

преобразовать, исключив инверсии над отдельными операндами. Порядок минимизации показан

на рисунке 22, а), функциональная схема — на рисунке 22, б), а её УГО — на рисунке 22, в).

Рисунок 22 Пример минимизации а), функциональная схема б) и УГО

одноразрядного полусумматора в).

Минимизированная схема является более быстродействующей, так как вместо 6 содержит 3

элемента, а число по Квайну уменьшилось с 10 до 7. Учитывая огромное количество

используемых суммирующих схем, выигрыш можно считать весьма ощутимым.

Схему полного одноразрядного сумматора можно получить на основе двух схем

полусумматоров и схемы «ИЛИ», как показано на рисунке 23,а).

63

Рисунок 23 Одноразрядный полный сумматор: а) —

функциональная схема на двух полусумматорах; б) — УГО; в) — таблица истинности: г) —

минимизированная схема.

Из рассмотрения принципа работы функциональной схемы рисунок 23,а) составлена её

таблица истинности, анализ которой показывает, что данная схема выполняет функции полного

одноразрядного сумматора. Однако схема не является оптимальной по быстродействию,

поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ.

Представляется целесообразным разработка сумматора как устройства, имеющего три входа и

два выхода. СДНФ такой функции записывается в виде:

Минимизированные значения, используемые в интегральной схемотехнике:

PI+1 = PIa + PIb + ab

Первое из уравнений минимизируется аналитическим методом, используя законы алгебры

логики, а второе — методом минимизирующих карт Карно.

Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По

сравнению со схемой рисунок 23, а) эта схема является более быстродействующей. Условное

графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке

23, б).

6.1.2 Многоразрядные сумматоры

Методы построения многоразрядных сумматоров:

- Последовательное суммирование;

- Параллельное суммирование с последовательным переносом;

- Параллельное суммирование с параллельным переносом.

64

Рисунок 24 Суммирование многоразрядных чисел: а) — Последовательное; б) —

Параллельное с последовательным переносом

При последовательном суммировании используется один сумматор, общий для всех разрядов

(Рисунок 24, а). Операнды должны вводиться в сумматор через входы аI и bI синхронно, начиная с

младших разрядов. Цепь задержки обеспечивает хранение импульса переноса PI+1 на время одного

такта, то есть до прихода пары слагаемых следующего разряда, с которыми он будет

просуммирован. Задержку выполняет D-триггер. Результаты суммирования также считываются

последовательно, начиная с младших разрядов. Для хранения и ввода операндов на входы

сумматора, а также для записи результата суммирования обычно используются регистры сдвига.

Достоинство этого метода — малые аппаратные затраты.

Недостаток — невысокое быстродействие, так как одновременно суммируются только пара

слагаемых.

Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, б).

Количество сумматоров равно числу разрядов чисел. Выход переноса PI+1 каждого сумматора

соединяется со входом переноса PI следующего более старшего разряда. На входе переноса

младшего разряда устанавливается потенциал «0», так как сигнал переноса сюда не поступает.

Слагаемые aI и bI суммируются во всех разрядах одновременно, а перенос PI поступает с

окончанием операции сложения в предыдущем разряде.

Быстродействие таких сумматоров ограничено задержкой переноса, так как формирование

переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса не

распространится по всей цепочке сумматоров.

Параллельные сумматоры с параллельным переносом

65

Для организации параллельного переноса применяются специальные узлы — блоки

ускоренного переноса.

Принцип ускоренного переноса заключается в том, что для каждого двоичного разряда

дополнительно находятся два сигнала:

G — образование переноса и H — распространение переноса.

GI = aI·bI

HI = aI + bI

В случае GI=1, то есть aI=bI=1, в данном i-разряде формируется сигнал переноса PI+1 в

следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых aI или bI равно «1», то есть HI=1, то перенос в последующий

разряд производится при наличии сигнала переноса из предыдущего разряда.

Если HI=HI–1=1 и при этом существует сигнал переноса PI из предыдущего в i-й разряд, то

перенос производится сразу в i+2 разряд.

В общем

случае процесс формирования ускоренного переноса описывается следующим уравнением:

PI+1 = GI + HI·GI–1 + HI·HI–1·GI–2 + … + HI·HI–1·…·H2·H1·P1

Блоки ускоренного переноса выпускаются в интегральном исполнении в виде отдельных

микросхем или непосредственно со схемой сумматора или арифметико-логического устройства в

одной микросхеме.

6.1.3 Арифметико-логические устройства

Основными арифметическими операциями являются сложение и вычитание. Разработаны

коды дополнительный и обратный, которые позволяют выполнять операцию вычитания методом

суммирования. Для выполнения операции вычитания, при использовании дополнительного кода,

вычитаемое следует перевести в дополнительный код и просуммировать с первым слагаемым.

Полученный результат (разность) будет представлен в дополнительном коде. Затем его следует

перевести в прямой код.

Прямой и дополнительный код положительных чисел совпадают. При преобразовании

отрицательного числа в дополнительный код все разряды прямого кода следует проинвертировать

и к младшему разряду добавить единицу. При обратном преобразовании дополнительного кода в

прямой результат следует также проинвертировать и к младшему разряду добавить единицу.

Таким образом, выполнение операции вычитания методом суммирования требует

дополнительных затрат времени и снижает быстродействие вычислительных средств.

Для повышения быстродействия ЭВМ разработаны и используются комбинированные

арифметико-логические устройства, которые обеспечивают выполнение ряда арифметических и

логических операций над прямыми кодами чисел без их преобразования.

66

Методика построения одноразрядного арифметического устройства для выполнения операций

суммирования и вычитания показана на рисунке 25. Из сравнения логических выражений

операций суммирования (Рисунок 25, а) и вычитания (Рисунок 25, б) следует, что выражения для

суммы и разности совпадают, а выражение для заёма является частью операции суммирования или

вычитания.

Рисунок 25 Таблицы истинности и структурные формулы операции суммирования а),

вычитания б) и схема одноразрядного АЛУ в).

Таким образом, для выполнения операции вычитания не требуется получение

дополнительных сигналов, поэтому и не требуются дополнительные аппаратные затраты.

Необходимо лишь обеспечить коммутацию сигналов переноса и заёма в соответствии с кодом

операции.

На рисунке 25, в) приведена схема простейшего АЛУ, на которой роль устройства управления

выполняют два клапана, управляемые разнополярными сигналами от управляющего напряжения

U. Эта часть схемы на рисунке 25,в выделена пунктирной линией. При U=0 выполняется операция

вычитания, а при U=1 — операция суммирования.

Многоразрядные АЛУ выпускаются в виде интегральных микросхем или входят в состав

процессоров, являясь их основой.

МС 564ИП3 (Рисунок 26,а) — это 4-разрядное параллельное АЛУ, выполняющая 16

арифметических и 16 логических операций.

67

Рисунок 26 Схема 4-разрядного АЛУ 564ИП3 а) и схема ускоренного переноса 564ИП4 б).

A(а0–а3) — первый операнд,

B(b0–b3) — второй операнд,

S(s0–s3) — код операции — 4 разряда.

Если M=0, то выполняются арифметические операции: 24=16, при M=1 выполняются

логические операции: 24=16. Итого 16+16=32 операции.

F(f0–f3) — результат операции. На выходе A=B появляется «1», если при выполнении

операции вычитания результат операции будет равен «0», то есть A=B. Поскольку АЛУ

параллельного типа, то имеются выходы генерации G и распространения переноса H. Pn и Рn+4 —

входной и выходной переносы.

Для увеличения разрядности обрабатываемых слов МС АЛУ можно соединять

последовательно, как и в параллельных сумматорах с последовательным переносом. При этом,

конечно, увеличивается время выполнения операций.

Уменьшить это время и, следовательно, увеличить быстродействие АЛУ можно применением

схемы ускоренного переноса 564ИП4, рисунок 26, б). Используя четыре МС АЛУ и одну МС

ускоренного переноса можно получить 16-разрядное полностью параллельное АЛУ, время

суммирования которого равно времени суммирования одной микросхемы.

6.2.1 Шифраторы

Шифратор (кодер) — это функциональный узел, предназначенный для преобразования

поступающих на его входы управляющих сигналов (команд) в n-разрядный двоичный код. В

68

частности, такими сигналами или командами могут быть десятичные числа, например, номер

команды, который с помощью шифратора преобразуется в двоичный код.

В качестве примера разработаем схему 3-разрядного шифратора. Вначале следует построить

таблицу кодов (таблицу истинности), в которой код номера сигнала представим, например,

двоичным кодом (Рисунок 27,а). Схема, реализованная на элементах ИЛИ, приведена на

рисунке 27,б.

Рисунок 27 Таблица кодов 3-разрядного шифратора а), его функциональная схема б) и УГО в).

В общем случае, при использовании двоичного кода, можно закодировать 2n входных

сигналов. В рассмотренной выше схеме выходной код «000» будет присутствовать на выходе при

подаче сигнала на вход X0 и в случае, если входной сигнал вообще не подаётся ни на один из

входов. Для однозначной идентификации сигнала X0 в интегральных схемах формируется ещё

один выходной сигнал — признак подачи входного сигнала, который используется и для других

целей.

На рисунке 28 приведено УГО схемы 3-х разрядного приоритетного шифратора на 8 входов.

69

Рисунок 28 3-разрядный приоритетный шифратор К555ИВ1 а) и соединение двух МС б)

При подаче сигнала на любой из входов, устанавливается G=1, P=0, а на цифровых выходах —

двоичный код номера входа, на который подан входной сигнал. Если сигнал подан одновременно

на два или несколько входов, то на выходе установится код входа с большим номером. Отсюда

название шифратора «приоритетный».

Если сигнал (лог.«0») подан на один из входов 0…7, то на выходах DD3 появятся младшие

разряды прямого кода, на выходе G DD1 — лог. «0», определяющий разряд с весовым

коэффициентом 8 выходного кода, на выходе P — лог. «1».

Если лог.«0» подан на один из входов 8…15, то сигнал лог. «1» с выхода P DD2 запретит

работу DD1. При этом младшие разряды на выходах DD3 определяются уже микросхемой DD2, а

на выходе 8 выходного кода будет лог. «1».

Таким образом, с выходов 1, 2, 4, 8 можно снять прямой код, соответствующий номеру входа,

на который подан входной сигнал.

4.2.2 Дешифраторы (декодеры)

Дешифратор — функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор

высокого уровня) или сигнал «лог. 0» (дешифратор низкого уровня) только на одном из своих 2n

выходах в зависимости от кода двоичного числа на n входах.

70

Рисунок 29 Дешифратор: а) – таблица истинности; б) – функциональная схема

Дешифраторы широко используются в устройствах управления, где они формируют

управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо

исполнительное устройство.

Интегральные микросхемы дешифраторов изготавливаются с дополнительными входами,

например, с входом разрешения (стробирования). Стробирование позволяет исключить появление

на входах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного

процесса при изменении цифрового кода на входе.

Микросхема ИД3 (рисунок 30) имеет четыре адресных входа с весовыми коэффициентами

двоичного кода 1, 2, 4, 8, два инверсных входа стробирования S, объединённых по И, и 16

инверсных выходов 0–15. Если на обоих входах стробирования «лог. 0», то на том из выходов,

номер которого соответствует десятичному эквиваленту входного кода, будет «лог. 0». Если хотя

бы на одном из входов стробирования S «лог. 1», то независимо от состояния входов на всех

выходах микросхемы формируется «лог. 1».

71

Наличие двух входов стробирования существенно расширяет возможности использования

микросхем. Из двух микросхем ИД3, дополненных одним инвертором, можно собрать

дешифратор на 32 выхода (рисунок 31), а из 17 микросхем — дешифратор на 256 выходов

(рисунок 32).

Рисунок 32 Дешифратор на 256 выходов

4.3 Коммутаторы цифровых сигналов

4.2 Кодирующие и декодирующие устройства

4.3.1 Мультиплексоры

Мультиплексор — функциональный узел, который имеет n адресных входов, N=2n

информационных входов, один выход и осуществляет управляемую коммутацию информации,

поступающей по N входным линиям, на одну выходную линию. Коммутация определённой

входной линии происходит в соответствии с двоичным адресным кодом an-1,…a2,a1,a0.

Если адресный код имеет n разрядов, то можно осуществить N=2n комбинаций адресных

сигналов, каждая из которых обеспечит подключение одной из N входных линий к выходной 72

линии. Такой мультиплексор называют «из N в одну». При наличии избыточных комбинаций

адресных сигналов можно спроектировать мультиплексор с любым числом входных линий N≤2n.

В простейшем случае при двухразрядном адресном коде (n=2) максимальное число входных

адресных линий равно N=2n=4. Таблица истинности такого мультиплексора приведена на

рисунке 33,а.

Рисунок 33 Мультиплексор 4:1 а) — Таблица истинности;

б) — Функциональная схема; в) — Условное графическое обозначение.

Характеристическое уравнение такого мультиплексора, записанное в соответствии с таблицей

истинности, имеет вид:

Из полученного уравнения следует, что в состав функциональной схемы мультиплексора

входят два инвертора, четыре схемы «И» и одна схема «ИЛИ» (Рисунок 33,б). Здесь адресными

(управляющими) входами являются а1, а0, а информационными — Х0, Х1, Х2, Х3.

Условное графическое обозначение мультиплексора, в соответствии с ГОСТ 2.743-91,

приведено на рисунке 33,в.

В настоящее время промышленность выпускает МС, в серии которых входят мультиплексоры

с n=2, 3 и 4 адресными входами. При n=2 выпускаются сдвоенные четырёхканальные (2n=4)

мультиплексоры, число входных информационных сигналов которых равно 2n+2n=8.

УГО сдвоенного 4-канального мультиплексора со стробированием К555КП12 приведено на

рисунке 34,а.

73

Рисунок 34 Сдвоенный 4-канальный мультиплексор К555КП12 а) и 8-

канальный мультиплексор на его основе б).

Входы стробирования используются для построения мультиплексоров (коммутаторов) с k2n-

информационными входами, k=2, 3, 4…

Схема мультиплексора 8:1 на основе сдвоенного 4-канального мультиплексора со

стробированием приведена на рисунке 34,б.

Если подавать на информационные входы Xi постоянные уровни, соответствующие лог. «0»

или лог. «1», то на выходе мультиплексора можно получить любую желаемую функцию

переменных управляющего кода. При этом число переменных в реализуемой выходной функции

будет равно разрядности управляющего кода.

В общем случае на информационные входы можно подавать не постоянные логические

уровни, тогда на выходе мультиплексора реализуется логическая функция с большим числом

переменных.

6.3.2 Дешифраторы-демультиплексоры

Демультиплексор — это функциональный узел, осуществляющий управляемую коммутацию

информацию, поступающую по одному входу, на N выходов. Таким образом, демультиплексор

реализует операцию, противоположную той, которую выполняет мультиплексор.

Обобщённая схема демультиплексора приведена на рисунке 35. В общем случае число

выходных линий N определяется количеством адресных входов n и равно N=2n.

Для случая n=2 функционирование демультиплексора осуществляется в соответствии с

таблицей истинности, приведённой на рисунке 36,а.

74

Рисунок 35 Обобщённая схема демультиплексора

Рисунок 36 Таблица истинности — а) и функциональная схема 4-

канального демультиплексора — б)

Из таблицы истинности записываем характеристические уравнения демультиплексора:

Соответствующая этим уравнениям функциональная схема демультиплексора приведена на

рисунке 36,б. Она имеет в своём составе два инвертора и четыре элемента «И».

Сравнивая таблицы истинности и функциональные схемы демультиплексора и дешифратора,

легко увидеть схожесть их функций. Если функция X=1 постоянно, то демультиплексор

выполняет функции дешифратора. Учитывая схожесть выполняемых функций, микросхемы

дешифраторов и демультиплексоров имеют одинаковое условное обозначение — ИЕ, называются

«Дешифратор-демультиплексор» и могут выполнять функции и дешифратора и демультиплексора.

В качестве примера рассмотрим микросхему К155ИД4, УГО которой приведено на

рисунке 37,а. Это сдвоенный 4-канальный дешифратор-демультиплексор. Каждая секция имеет

75

один информационный вход (D и Ē), один вход разрешения , четыре выхода

и два общих адресных входа (a1, a0). Возможные способы включения и

режимы работы показаны на рисунке 36,б.

Рисунок 37 Микросхема К155ИД4 а) и возможные режимы её работы б).

Наличие у МС прямого и инверсного информационных входов позволяет простым их

объединением получить третий адресный разряд а2, а двух инверсных входов разрешения —

общий вход разрешения дешифратора 3:8 или информационный вход демультиплексора 1:8.

Рассмотренную выше микросхему дешифратора К155ИД3 можно использовать в качестве

демультиплексора с форматом 1:16. При этом входы разрешения дешифрации используются в

качестве основного информационного входа X, а адресные входы и выходы используются по

прямому назначению.

76

7. ОРГАНИЗАЦИЯ ШИН

Совокупность трактов, объединяющих между собой основные устройства ВМ (центральный

процессор, память и модули ввода/вывода), образует структуру взаимосвязей вычислительной

машины.

Структура взаимосвязей должна обеспечивать обмен информацией между:

центральным процессором и памятью;

центральным процессором и модулями ввода/вывода;

памятью и модулями ввода/вывода.

С развитием вычислительной техники менялась и структура взаимосвязей устройств ВМ (рис.

4.2). На начальной стадии преобладали непосредственные связи между взаимодействующими

устройствами ВМ. С появлением мини-ЭВМ, и особенно первых микроЭВМ, все более популярной

становится схема с одной общей шиной. Последовавший за этим быстрый рост производительности

практически всех устройств ВМ привел к неспособности единственной шины справиться с

возросшим трафиком, и ей на смену приходят структуры взаимосвязей на базе нескольких шин.

Дальнейшие перспективы повышения производительности вычислений связаны не столько с

однопроцессорными машинами, сколько с многопроцессорными вычислительными системами.

Способы взаимосвязей в таких системах значительно разнообразнее, и их рассмотрению посвящен один

из разделов учебника. Возвращаясь к вычислительным машинам, более внимательно рассмотрим

вопросы, связанные с организацией взаимосвязей на базе шин.

77

Рис. 4.1. Информационные потоки в вычислительной машине

Рис. 4.2. Эволюция структур взаимосвязей (ЦП — центральный процессор, ПАМ — модуль

основной памяти, МВВ — модуль ввода/вывода)

Взаимосвязь частей ВМ и ее «общение» с внешним миром обеспечиваются системой шин.

Большинство машин содержат несколько различных шин, каждая из которых оптимизирована под

определенный вид коммуникаций. Часть шин скрыта внутри интегральных микросхем или доступна

только в пределах печатной платы. Некоторые шины имеют доступные извне точки, с тем чтобы к

ним легко можно было подключить дополнительные устройства, причем большинство таких шин не

просто доступны, но и отвечают определенным стандартам, что позволяет подсоединять к шине

устройства различных производителей.

Чтобы охарактеризовать конкретную шину, нужно описать (рис. 4.3):

совокупность сигнальных линий;

физические, механические характеристики и электрические характеристики шины

используемые сигналы арбитража, состояния, управления и синхронизации;

правила взаимодействия подключенных к шине устройств (протокол шины).

78

Рис. 4.3. Параметры, характеризующие шину

Шину образует набор коммуникационных линий, каждая из которых способна передавать

сигналы, представляющие двоичные цифры 1 и 0. По линии может пересылаться развернутая

во времени последовательность таких сигналов. При совместном использовании несколько

линий могут обеспечить одновременную (параллельную) передачу двоичных чисел.

Физически линии шины реализуются в виде отдельных проводников, как полоски

проводящего материала на монтажной плате либо как алюминиевые или медные проводящие

дорожки на кристалле микросхемы.

Операции на шине называют транзакциями. Основные виды транзакций — транзакции

чтения и транзакции записи. Если в обмене участвует устройство ввода/вывода, можно говорить

о транзакциях ввода и вывода, по сути эквивалентных транзакциям чтения и записи

соответственно. Шинная транзакция включает в себя две части: посылку адреса и прием (или

посылку) данных.

Когда два устройства обмениваются информацией по шине, одно из них должно

инициировать обмен и управлять им. Такого рода устройства называют ведущими (bus master).

В компьютерной терминологии «ведущий» — это любое устройство, способное взять на себя

владение шиной и управлять пересылкой данных. Ведущий не обязательно использует данные

сам. Он, например, может захватить управление шиной в интересах другого устройства.

Устройства, не обладающие возможностями инициирования транзакции, носят название

ведомых (bus slave). В принципе к шине может быть подключено несколько потенциальных

ведущих, но в любой момент времени активным может быть только один из них: если не -

сколько устройств передают информацию одновременно, их сигналы перекрываются и

искажаются. Для предотвращения одновременной активности нескольких ведущих в любой

шине предусматривается процедура допуска к управлению шиной только одного из

претендентов (арбитраж). В то же время некоторые шины допускают широковещательный

режим записи, когда информация одного ведущего передается сразу нескольким ведомым

(здесь арбитраж не требуется). Сигнал, направленный одним устройством, доступен всем

остальным устройствам, подключенным к шине.

Английский эквивалент термина «шина» — «bus» — восходит к латинскому слову

omnibus, означающему «для всего». Этим стремятся подчеркнуть, что шина ведет себя как

магистраль, способная обеспечить всевозможные виды трафика.

ТИПЫ ШИН

79

Важным критерием, определяющим характеристики шины, может служить ее целевое назначение.

По этому критерию можно выделить:

шины «процессор-память»;

шины ввода/вывода;

системные шины.

ШИНА «ПРОЦЕССОР-ПАМЯТЬ»

Шина «процессор-память» обеспечивает непосредственную связь между центральным процессором

(ЦП) вычислительной машины и основной памятью (ОП). В современных микропроцессорах такую

шину часто называют шиной переднего плана и обозначают аббревиатурой FSB (Front-Side Bus).

Интенсивный трафик между процессором и памятью требует, чтобы полоса пропускания шины, то есть

количество информации, проходящей по шине в единицу времени, была наибольшей. Роль этой

шины иногда выполняет системная шина (см. ниже), однако в плане эффективности значительно

выгоднее, если обмен между ЦП и ОП ведется по отдельной шине. К рассматриваемому виду можно

отнести также шину, связывающую процессор с кэш-памятью второго уровня, известную как шина

заднего плана — BSB (Back-Side Bus). BSB позволяет вести обмен с большей скоростью, чем FSB,

и полностью реализовать возможности более скоростной кэш-памяти.

Поскольку в фон-неймановских машинах именно обмен между процессором и памятью во

многом определяет быстродействие ВМ, разработчики уделяют связи ЦП с памятью особое внимание.

Для обеспечения максимальной пропускной способности шины «процессор-память» всегда

проектируются с учетом особенностей организации системы памяти, а длина шины делается по

возможности минимальной

ШИНА ВВОДА/ВЫВОДА

Шина ввода/вывода служит для соединения процессора (памяти) с устройствами ввода/вывода

(УВВ). Учитывая разнообразие таких устройств, шины ввода/вывода унифицируются и

стандартизируются. Связи с большинством УВВ (но не с видеосистемами) не требуют от шины

высокой пропускной способности. При проектировании шин ввода/вывода в учет берутся стоимость

конструктивна и соединительных разъемов. Такие шины содержат меньше линий по сравнению с ва-

риантом «процессор-память», но длина линий может быть весьма большой. Типичными примерами

подобных шин могут служить шины PCI и SCSI.

СИСТЕМНАЯ ШИНА

С целью снижения стоимости некоторые ВМ имеют общую шину для памяти и устройств

ввода/вывода. Такая шина часто называется системной. Системная шина служит для физического и

логического объединения всех устройств ВМ. Поскольку основные устройства машины, как правило,

размещаются на общей монтажной плате, системную шину часто называют объединительной шиной

(backplane bus), хотя эти термины нельзя считать строго эквивалентными.

80

Системная шина в состоянии содержать несколько сотен линий. Совокупность линий шины

можно подразделить на три функциональные группы (рис. 4.4): шину данных, шину адреса и шину

управления. К последней обычно относят также линии для подачи питающего напряжения на

подключаемые к системной шине модули.

Функционирование системной шины можно описать следующим образом. Если один из модулей

хочет передать данные в другой, он должен выполнить два действия: получить в свое распоряжение

шину и передать по ней данные. Если какой-то модуль хочет получить данные от другого модуля, он

должен получить доступ к шине и с помощью соответствующих линий управления и адреса

передать в другой модуль запрос. Далее он должен ожидать, пока модуль, получивший запрос,

пошлет данные.

Физически системная шина представляет собой совокупность параллельных электрических

проводников. Этими проводниками служат металлические полоски на печатной плате. Шина

подводится ко всем модулям, и каждый из них подсоединяется ко всем или некоторым ее линиям. Если

ВМ конструктивно выполнена на нескольких платах, то все линии шины выводятся на разъемы,

которые затем объединяются проводниками на общем шасси.

Среди стандартизированных системных шин универсальных ВМ наиболее известны шины

Unibus, Fastbus, Futurebus, VME, NuBus, Multibus-H. Персональные компьютеры, как правило,

строятся на основе системной шины в стандартах ISA, EISA или МСА.

ИЕРАРХИЯ ШИН

Если к шине подключено большое число устройств, ее пропускная способность падает, поскольку

слишком частая передача прав управления шиной от одного устройства к другому приводит к

ощутимым задержкам. По этой причине во многих ВМ предпочтение отдается использованию

нескольких шин, образующих определенную иерархию. Сначала рассмотрим ВМ с одной шиной.

ВЫЧИСЛИТЕЛЬНАЯ МАШИНА С ОДНОЙ ШИНОЙ

В структурах взаимосвязей с одной шиной имеется одна системная шина, обеспечивающая обмен

информацией между процессором и памятью, а также между УВВ, с одной стороны, и процессором

либо памятью — с другой (рис. 4.5).

81

Рис. 4.5. Структура взаимосвязей с одной шиной

Для такого подхода характерны простота и низкая стоимость. Однако одношинная организация не в

состоянии обеспечить высокие интенсивность и скорость транзакций, причем «узким местом»

становится именно шина.

ВЫЧИСЛИТЕЛЬНАЯ МАШИНА С ДВУМЯ ВИДАМИ ШИН

Хотя контроллеры устройств ввода/вывода (УВВ) могут быть подсоединены непосредственно к

системной шине, больший эффект достигается применением одной или нескольких шин ввода/вывода

(рис. 4.6). УВВ подключаются к шинам ввода/вывода, которые берут на себя основной трафик, не

связанный с выходом на процессор или память. Адаптеры шин обеспечивают буферизацию данных при

их пересылке между системной шиной и контроллерами УВВ. Это позволяет ВМ поддерживать работу

множества устройств ввода/вывода и одновременно «развязать» обмен информацией по тракту

процессор-память и обмен информацией с УВВ.

Рис. 4.6. Структура взаимосвязей с двумя видами шин

Подобная схема существенно снижает нагрузку на скоростную шину «процессор-память» и

способствует повышению общей производительности ВМ. В качестве примера можно привести

вычислительную машину Apple Macintosh II, где роль шины «процессор-память» играет шина NuBus.

Кроме процессора и памяти к ней подключаются некоторые УВВ. Прочие устройства ввода/вывода

подключаются к шине SCSI Bus.

ВЫЧИСЛИТЕЛЬНАЯ МАШИНА С ТРЕМЯ ВИДАМИ ШИН

Для подключения быстродействующих периферийных устройств в систему шин может быть

добавлена высокоскоростная шина расширения (рис. 4.7).

82

Рис. 4.7. Структура взаимосвязей с тремя видами шин

Шины ввода/вывода подключаются к шине расширения, а уже с нее через адаптер к шине

«процессор-память». Схема еще более снижает нагрузку на шину «процессор-память». Такую

организацию шин называют архитектурой с «пристройкой» (mezzanine architecture).

РАСПРЕДЕЛЕНИЕ ЛИНИЙ ШИНЫ

Любая транзакция на шине начинается с выставления ведущим устройством адресной

информации. Адрес позволяет выбрать ведомое устройство и установить соединение между ним и

ведущим. Для передачи адреса используется часть сигнальных линий шины, совокупность которых

часто называют шиной адреса (ША).

На ША могут выдаваться адреса ячеек памяти, номера регистров ЦП, адреса портов

ввода/вывода и т. п. Многообразие видов адресов предполагает наличие дополнительной информации,

уточняющей вид, используемый в данной транзакции. Такая информация может косвенно содержаться

в самом адресе, но чаще передается по специальным управляющим линиям шины.

Разнообразной может быть и структура адреса. Так, в адресе может конкретизироваться лишь

определенная часть ведомого, например, старшие биты адреса могут указывать на один из модулей

основной памяти, в то время как младшие биты определяют ячейку внутри этого модуля.

В некоторых шинах предусмотрены адреса специального вида, обеспечивающие одновременный

выбор определенной группы ведомых либо всех ведомых сразу (broadcast). Такая возможность обычно

практикуется в транзакциях записи (от ведущего к ведомым), однако существует также специальный

вид транзакции чтения (одновременно от нескольких ведомых общему ведущему). Английское название

такой транзакции чтения broadcall можно перевести как - «широковещательный опрос». Информация,

возвращаемая ведущему, представляет собой результат побитового логического сложения данных,

поступивших от всех адресуемых ведомых.

Число сигнальных линий, выделенных для передачи адреса (ширина шины адреса), определяет

максимально возможный размер адресного пространства. Это одна из базовых характеристик шины,

83

поскольку от нее зависит потенциальная емкость адресуемой памяти и число обслуживаемых портов

ввода/вывода.

Совокупность линий, служащих для пересылки данных между модулями системы, называют

шиной данных (ШД). Важнейшие характеристики шины данных — ширина и пропускная способность.

Ширина шины данных определяется количеством битов информации, которое может быть

передано по шине за одну транзакцию (цикл шины). Цикл шины следует отличать от периода тактовых

импульсов — одна транзакция на шине может занимать несколько тактовых периодов. В середине 1970-

х годов типовая ширина шины данных составляла 8 бит. В наше время это обычно 32,64 или 128 бит. В

любом случае ширину шины данных выбирают кратной целому числу байтов, причем это число, как

правило, представляет собой целую степень числа 2.

Элемент данных, задействующий всю ширину ШД, принято называть словом, хотя в

архитектуре некоторых ВМ понятие «слово» трактуется подругому, то есть слово может иметь

разрядность, не совпадающую с шириной ШД.

В большинстве шин используются адреса, позволяющие указать отдельный байт слова. Это свойство

оказывается полезным, когда желательно изменить в памяти лишь часть полного слова.

При передаче по ШД части слова пересылка обычно производится по тем же сигнальным

линиям, что и в случае пересылки полного слова, однако в ряде шин «урезанное» слово передается по

младшим линиям ШД. Последний вариант может оказаться более удобным при последующем

расширении шины данных, поскольку в этом случае сохраняется преемственность со «старой» шиной.

Ширина шины данных существенно влияет на производительность ВМ. Так, если шина данных имеет

ширину вдвое меньшую чем длина команды, ЦП в течение каждого цикла команды вынужден

осуществлять доступ к памяти дважды.

Пропускная способность шины характеризуется количеством единиц информации (байтов),

которые допускается передать по шине за единицу времени (секунду), а определяется физическим

построением шины и природой подключаемых к ней устройств. Очевидно, что чем шире шина, тем

выше ее пропускная способность.

Последовательность событий, происходящих на шине данных в процессе одной транзакции,

иллюстрирует рис. 4.9. Пусть устройство А на одном конце шины передает данные устройству В на

другом ее конце.

84

Рис. 4.9. Временная диаграмма пересылки данных

Сначала устройство А выставляет данные на шину. Здесь tn — это задержка между моментом

выставления данных устройством А и моментом их появления на шине. Этот интервал времени может

составлять от 1 до 4 не. Как уже отмечалось, скорость распространения данных по шине реально не в

состоянии превысить 70% от скорости света. Единственный способ уменьшения задержки

распространения tpc — сокращение длины шины. Когда сигнал достигает устройства, он должен быть

«захвачен». Захват данных устройством В может быть произведен только по прошествии некоторого

времени стабилизации. Время стабилизации tcт — это время, в течение которого данные на входе

устройства В должны стабилизироваться с тем, чтобы их можно было однозначно распознать.

Необходимо также упомянуть и время удержания tуд — интервал, в течение которого информация

должна оставаться на шине данных после того, как они были зафиксированы устройством В. Общее

время передачи данных по шине tп определяется выражением tп = tзд + tрс.+ tст + tуд. Если подставить

типовые значения этих параметров, получим 4 + 1,5 + 2 + 0 = 7,5 не, что соответствует частоте шины

109/7,5 = 133,3 МГц.

На практике передача данных осуществляется с задержкой на инициализацию транзакции (£„). Учитывая

эту задержку, максимальную скорость передачи можно определить как

Некоторые шины содержат дополнительные линии, используемые для обнаружения ошибок,

возникших в процессе передачи. Выделение по одной дополнительной линии на каждый отдельный

байт данных позволяет контролировать любой байт по паритету, причем и в случае пересылки по ШД

лишь части слова. Возможен и иной вариант контроля ошибок. В этом случае упомянутые дополни-

тельные линии используются совместно. По ним передается корректирующий код, благодаря которому

ошибка может быть не только обнаружена, но и откорректирована. Такой метод удобен лишь при

пересылке по шине полных слов.

Если адрес и данные в шине передаются по независимым (выделенным) сигнальным линиям,

то ширина ША и ШД обычно выбирается независимо. Наиболее частые комбинации: 16-8, 16-16, 20-

85

8, 20-16, 24-32 и 32-32. Во многих шинах адрес и данные пересылаются по одним и тем же линиям, но

в разных тактах цикла шины. Этот прием называется временным мультиплексированием и будет

рассмотрен позже. Здесь же отметим, что в случае мультиплексирования ширина ША и ширина ШД

должны быть взаимоувязаны.

Применение раздельных шин адреса и данных позволяет повысить эффективность

использования шины, особенно в транзакциях записи, поскольку адрес ячейки памяти и записываемые

данные могут передаваться одновременно.

Помимо трактов пересылки адреса и данных, неотъемлемым атрибутом любой шины являются

линии, по которым передается управляющая информации и информация о состоянии участвующих в

транзакции устройств. Совокупность таких линий принято называть шиной управления (ШУ), хотя

такое название представляется не совсем точным. Сигнальные линии, входящие в ШУ, можно условно

разделить на несколько групп.

Первую группу образуют линии, по которым пересылаются сигналы управления транзакциями,

то есть сигналы, определяющие:

тип выполняемой транзакции (чтение или запись);

количество байтов, передаваемых по шине данных, и, если пересылается часть слова, то

какие байты;

какой тип адреса выдан на шину адреса;

какой протокол передачи должен быть применен.

На перечисленные цели обычно отводится от двух до восьми сигнальных линий.

Ко второй группе отнесем линии передачи информации состояния (статуса). В эту группу

входят от одной до четырех линий, по которым ведомое устройство может информировать ведущего о

своем состоянии или передать код возникшей ошибки.

Третья группа — линии арбитража. Вопросы арбитража рассматриваются несколько позже.

Пока отметим лишь, что арбитраж необходим для выбора одного из нескольких ведущих,

одновременно претендующих на доступ к шине. Число линий арбитража в разных шинах варьируется

от 3 до 11.

Четвертую группу образуют линии прерывания. По этим линиям передаются запросы на

обслуживание, посылаемые от ведомых устройств к ведущему. Под собственно запросы обычно

отводятся одна или две линии, однако при одновременном возникновении запросов от нескольких

ведомых возникает проблема арбитража, для чего могут понадобиться дополнительные линии, если

только с этой целью не используются линии третьей группы.

Пятая группа — линии для организации последовательных локальных сетей. Наличие от 1 до 4

таких линий стало общепринятой практикой в современных шинах. Обусловлено это тем, что

86

последовательная передача данных протекает значительно медленнее, чем параллельная, и сети

значительно выгоднее строить, не загружая быстрые линии основных шин адреса и данных. Кроме

того, шины этой группы могут быть использованы как полноценный, хотя и медленный, избыточный

тракт для замены ША и ШД в случае их отказа. Иногда шины пятой группы назначаются для

реализации специальных функций, таких, например, как обработка прерываний или сортировка

приоритетов задач.

В некоторых ШУ имеется шестая группа сигнальных линий — от 4 до 5 линий позиционного кода,

подсоединяемых к специальным выводам разъема. С помощью перемычек на этих выводах можно

задать уникальный позиционный код разъема на материнской плате или вставленной в этот разъем

дочерней платы. Такой код может быть использован для индивидуальной инициализации каждой

отдельной платы при включении или перезапуске системы.

Наконец, в каждой шине обязательно присутствуют линии, которые в нашей классификации

входят в седьмую группу, которая по сути является одной из важнейших. Это группа линий

тактирования и синхронизации. При проектировании шины таким линиям уделяется особое внимание.

В состав группы, в зависимости от протокола шины (синхронный или асинхронный), входят от двух до

шести линий.

В довершение необходимо упомянуть линии для подвода питающего напряжения и линии

заземления.

Большое количество линий в шине предполагает использование разъемов со значительным

числом контактов. В некоторых шинах разъемы имеют сотни контактов, где предусмотрены

подключение вспомогательных шин специального назначения, свободные линии для локального

обмена между дочерними платами, множественные параллельно расположенные контакты для

«размножения» питания и «земли». Значительно чаще число контактов разъема ограничивают.

В табл. 4.1 показано возможное распределение линий 32-разрядной шины в 64-контактном разъеме.

АРБИТРАЖ ШИН

В реальных системах на роль ведущего вправе одновременно претендовать сразу несколько из

подключенных к шине устройств, однако управлять шиной в каждый момент времени может только

одно из них. Чтобы исключить конфликты, шина должна предусматривать определенные механизмы 87

арбитража запросов и правила предоставления шины одному из запросивших устройств. Решение обыч-

но принимается на основе приоритетов претендентов.

СХЕМЫ ПРИОРИТЕТОВ

В реальных системах на роль ведущего вправе одновременно претендовать сразу несколько из

подключенных к шине устройств, однако управлять шиной в каждый момент времени может только

одно из них. Чтобы исключить конфликты, шина должна предусматривать определенные механизмы

арбитража запросов и правила предоставления шины одному из запросивших устройств. Решение обыч-

но принимается на основе приоритетов претендентов.

Каждому потенциальному ведущему присваивается определенный уровень приоритета, который

может оставаться неизменным (статический или фиксированный приоритет) либо изменяться по

какому-либо алгоритму (динамический приоритет).

Основной недостаток статических приоритетов в том, что устройства, имеющие высокий

приоритет, в состоянии полностью блокировать доступ к шине устройств с низким уровнем

приоритета. Системы с динамическими приоритетами дают шанс каждому из запросивших

устройств рано или поздно получить право на управление шиной, то есть в таких системах

реализуется принцип равнодоступности.

Наибольшее распространение получили следующие алгоритмы динамического изменения

приоритетов:

простая циклическая смена приоритетов;

циклическая смена приоритетов с учетом последнего запроса;

смена приоритетов по случайному закону;

схема равных приоритетов;

алгоритм наиболее давнего использования.

В алгоритме простой циклической смены приоритетов после каждого цикла арбитража все

приоритеты понижаются на один уровень, при этом устройство, имевшее ранее низший уровень

приоритета, получает наивысший приоритет.

В схеме циклической смены приоритетов с учетом последнего запроса все возможные запросы

упорядочиваются в виде циклического списка. После обработки очередного запроса обслуженному

ведущему назначается низший уровень приоритета. Следующее в списке устройство получает

наивысший приоритет, а остальным устройствам приоритеты назначаются в убывающем порядке,

согласно их следованию в циклическом списке.

88

В обеих схемах циклической смены приоритетов каждому ведущему обеспечивается шанс

получить шину в свое распоряжение, однако большее распространение получил второй алгоритм.

При смене приоритетов по случайному закону после очередного цикла арбитража с помощью

генератора псевдослучайных чисел каждому ведущему присваивается случайное значение уровня

приоритета.

В схеме равных приоритетов при поступлении к арбитру нескольких запросов каждый из них

имеет равные шансы на обслуживание. Возможный конфликт разрешается арбитром. Такая схема

принята в асинхронных системах.

В алгоритме наиболее давнего использования (LRU, Least Recently Used) после каждого цикла

арбитража наивысший приоритет присваивается ведущему, который дольше чем другие не

использовал шину.

Помимо рассмотренных существует несколько алгоритмов смены приоритетов, которые не

являются чисто динамическими, поскольку смена приоритетов происходит не после каждого цикла

арбитража. К таким алгоритмам относятся:

алгоритм очереди (первым пришел — первым обслужен);

алгоритм фиксированного кванта времени.

В алгоритме очереди запросы обслуживаются в порядке очереди, образовавшейся к моменту

начала цикла арбитража. Сначала обслуживается первый запрос в очереди, то есть запрос,

поступивший раньше остальных. Аппаратурная реализация алгоритма связана с определенными

сложностями, поэтому используется он редко.

В алгоритме фиксированного кванта времени каждому ведущему для захвата шины в течение

цикла арбитража выделяется определенный квант времени. Если ведущий в этот момент не нуждается в

шине, выделенный ему квант остается не использованным. Такой метод наиболее подходит для шин с

синхронным протоколом.

СХЕМЫ АРБИТРАЖА

Арбитраж запросов на управление шиной может быть организован по централизованной или

децентрализованной схеме. Выбор конкретной схемы зависит от требований к производительности и

стоимостных ограничений.

Централизованный арбитраж

При централизованном арбитраже в системе имеется специальное устройство — центральный

арбитр, — ответственное за предоставление доступа к шине только одному из запросивших ведущих.

Это устройство, называемое иногда центральным контроллером шины, может быть самостоятельным

модулем или частью ЦП. Наличие на шине только одного арбитра означает, что в централизованной

схеме имеется единственная точка отказа. В зависимости от того, каким образом ведущие устройства

89

подключены к центральному арбитру, возможные схемы централизованного арбитража можно

подразделить на параллельные и последовательные.

В параллельном варианте центральный арбитр связан с каждым потенциальным ведущим

индивидуальными двухпроводными трактами. Поскольку запросы к центральному арбитру могут

поступать независимо и параллельно, данный вид арбитража называют централизованным

параллельным арбитражем или централизованным арбитражем независимых запросов.

Идею централизованного параллельного арбитража на примере восьми ведущих устройств

иллюстрирует рис. 4.11, а.

Здесь и далее под «текущим ведущим» будем понимать ведущее устройство, управляющее

шиной в момент поступления нового запроса. Устройство, выставившее запрос на управление шиной,

будем называть «запросившим ведущим». Сигналы запроса шины (ЗШ) поступают на вход

центрального арбитра по индивидуальным линиям. Ведущему с номером i, который был выбран

арбитром, также по индивидуальной линии возвращается сигнал предоставления шины (ПШ{). Реально

же занять шину новый ведущий сможет лишь после того, как текущий ведущий (пусть он имеет номеру)

снимет сигнал занятия шины (ШЗ). Текущий ведущий должен сохранять сигналы ШЗ и 31Ц активными в

течение всего времени, пока он использует шину. Получив запрос от ведущего, приоритет которого

выше, чем у текущего ведущего, арбитр снимает сигнал ПШ^ на входе текущего ведущего и выдает

сигнал предоставления шины ПШ, запросившему ведущему. В свою очередь, текущий ведущий,

обнаружив, что центральный арбитр убрал с его входа сигнал niUj, снимает свои сигналы ШЗ и 3UJj,

после чего запросивший ведущий может перенять управление шиной. Если в момент пропадания

сигнала ПШ на шине происходит передача информации, текущий ведущий сначала завершает передачу

и лишь после этого снимает свои сигналы.

Рис. 4.11. Централизованный параллельный арбитраж: а — общая схема; б — возможная реализация

90

Логика выбора одного из запрашивающих ведущих обычно реализуется аппаратными

средствами. В качестве примера рассмотрим реализацию системы централизованного

параллельного арбитража для статических приоритетов (рис. 4.11, б). Пусть имеется восемь

потенциальных ведущих 7-0, восемь сигналов запроса шины ЗШ7-ЗШО и восемь

соответствующих им сигналов предоставления шины ПШ7-ПШ0. Положим, что приоритеты

ведущих последовательно убывают с уменьшением их номера. Если текущим является

ведущий 3, то шину у него могут перехватить ведущие с номерами от 4 до 7, а ведущие 0-2

этого сделать не могут. Ведущий 0 вправе использовать шину лишь тогда, когда она

свободна, и должен освободить ее по запросу любого другого ведущего. Схема статических

приоритетов может быть относительно просто реализована на основе логических выражений,

которые применительно к рассматриваемому примеру имеют вид:

Устройства арбитража, реализующие систему статических приоритетов, обычно

выполняются в виде отдельных микросхем (например, SN74278 фирмы Texas Instruments),

которые, с целью увеличения числа входов и выходов, могут объединяться по каскадной схеме, что,

однако, ведет к увеличению времени арбитража.

При наличии большого числа источников запроса центральный арбитр может строиться по схеме

двухуровневого параллельного арбитража. Все возможные запросы разбиваются на группы, и каждая

группа анализируется своим арбитром первого уровня. Каждый арбитр первого уровня выбирает запрос,

имеющий в данной группе наивысший приоритет. Арбитр второго уровня отдает предпочтение среди

арбитров первого уровня, обнаруживших запросы на шину, тому, который имеет более высокий

приоритет. Если количество возможных запросов очень велико, могут вводиться дополнительные

уровни арбитража.

Схема централизованного параллельного арбитража очень гибка — вместо статических

приоритетов допускается использовать любые варианты динамической смены приоритетов. Благодаря

наличию прямых связей между центральным арбитром и ведущими схема обладает высоким

быстродействием, однако именно непосредственные связи становятся причиной повышенной

стоимости реализации. В параллельных схемах затруднено подключение дополнительных устройств.

Обычно максимальное число ведущих при параллельном арбитраже не превышает восьми. У схемы

есть еще один существенный недостаток — сигналы запроса и подтверждения присутствуют только

на индивидуальных линиях и не появляются на общих линиях шины, что затрудняет диагностику.91

Второй вид централизованного арбитража известен как централизованный последовательный

арбитраж. В последовательных схемах для выделения запроса с наивысшим приоритетом

используется один из сигналов, поочередно проходящий через цепочку ведущих, чем и объясняется

другое название — цепочечный или гирляндный арбитраж. В дальнейшем будем полагать, что уровни

приоритета ведущих устройств в цепочке понижаются слева направо.

В зависимости от того, какой из сигналов используется для целей арбитража, различают три

основных типа схем цепочечного арбитража: с цепочкой для сигнала предоставления шины, с цепочкой

для сигнала запроса шины (ЗШ) и с цепочкой для дополнительного сигнала разрешения (РШ). Наиболее

распространена схема цепочки для сигнала ПШ (рис. 4.12).

Рис. 4.12. Централизованный последовательный арбитраж с цепочкой для сигнала предоставления шины

Запросы от ведущих объединяются на линии запроса шины по схеме «монтажного ИЛИ».

Аналогично организована и линия, сигнализирующая о том, что шина в данный момент занята одним

из ведущих. Когда один или несколько ведущих выставляют запросы, эти запросы транслируются на

вход центрального арбитра. Получив сигнал ЗШ, арбитр анализирует состояние линии занятия шины,

и если шина свободна, формирует сигнал ПШ. Сигнал предоставления шины последовательно

переходит по цепочке от одного ведущего к другому. Если устройство, на которое поступил сигнал

ПШ, не запрашивало шину, оно просто пропускает сигнал дальше по цепочке. Когда П Ш достигнет

самого левого из запросивших ведущих, последний блокирует дальнейшее распространение сигнала

ПШ по цепочке и берет на себя управление шиной.

Еще раз отметим, что очередной ведущий не может приступить к управлению шиной до момента

ее освобождения. Центральный арбитр не должен формировать сигнал ПШ вплоть до этого момента.

Цепочечная реализация предполагает статическое распределение приоритетов. Наивысший

приоритет имеет ближайшее к арбитру ведущее устройство (устройство, на которое арбитр выдает

сигнал ПШ). Далее приоритеты ведущих в цепочке последовательно понижаются.

Основное достоинство цепочечного арбитража заключается в простоте реализации и в малом

количестве используемых линий. Последовательные схемы арбитража позволяют легко наращивать

число устройств, подключаемых к шине.

Схеме тем не менее присущи существенные недостатки. Прежде всего, последовательное

прохождение сигнала по цепочке замедляет арбитраж, причем время арбитража растет

пропорционально длине цепочки. Статическое распределение приоритетов может привести к полному

92

блокированию устройств с низким уровнем приоритета (расположенных в конце цепочки). Наконец,

как и параллельный вариант, централизованный последовательный арбитраж не очень удобен в плане

диагностики работы шины.

Децентрализованный арбитраж

При децентрализованном или распределенном арбитраже единый арбитр отсутствует. Вместо

этого каждый ведущий содержит блок управления доступом к шине, и при совместном использовании

шины такие блоки взаимодействуют друг с другом, разделяя между собой ответственность за доступ к

шине. По сравнению с централизованной схемой децентрализованный арбитраж менее чувствителен к

отказам претендующих на шину устройств.

Одна из возможных схем, которую можно условно назвать схемой децентрализованного

параллельного арбитража, показана на рис. 4.13. Каждый ведущий имеет уникальный уровень

приоритета и обладает собственным контроллером шины, способным формировать сигналы

предоставления и занятия шины. Сигналы запроса от любого ведущего поступают на входы всех

остальных ведущих. Логика арбитража реализуется в контроллере шины каждого ведущего. Под

децентрализованный арбитраж может быть модифицирована также схема, приведенная на рис. 4.12.

Подобный вариант, называемый кольцевой схемой, показан на рис. 4.14.

Рис. 4.14. Кольцевая схема

Здесь сигнал может возникать в различных точках цепочки, замкнутой в кольцо. Переход к новому

ведущему сопровождается циклической сменой приоритетов. В следующем цикле арбитража текущий

ведущий будет иметь самый низкий уровень приоритета. Соседний ведущий справа получает

наивысший приоритет, а далее каждому устройству в кольце присваивается уровень приоритета на

93

единицу меньше, чем у соседа слева. Иными словами, реализуется циклическая смена приоритетов с

учетом последнего запроса.

Текущий ведущий, управляющий шиной, генерирует сигнал ПШ, который проходит через все

ведущие устройства, не запросившие шину. Ведущий, сформировавший запрос и имеющий на входе

активный сигнал ПШ, запрещает прохождение этого сигнала далее по цепочке, но не может взять на

себя управление шиной до момента ее освобождения текущим ведущим. Когда текущий ведущий

обнаруживает, что «потерял» сигнал ПШ на своем входе, он обязан при первой возможности освободить

шину и снять сигнал занятия шины.

Для большинства шин все-таки более характерна другая организация децентрализованного

арбитража. Такие схемы предполагают наличие в составе шины группы арбитражных линий,

организованных по схеме «монтажного ИЛИ». Это позволяет любому ведущему видеть сигналы,

выставленные остальными устройствами. Каждому ведущему присваивается уникальный номер,

совпадающий с кодом уровня приоритета данного ведущего. Запрашивающие шину устройства

выдают на арбитражные линии свой номер. Каждый из запросивших ведущих, обнаружив на

арбитражных линиях номер устройства с более высоким приоритетом, снимает с этих линий младшие

биты своего номера. В конце концов на арбитражных линиях остается только номер устройства,

обладающего наиболее высоким приоритетом. Победителем в процедуре арбитража становится

ведущий, опознавший на арбитражных линиях свой номер. Подобная схема известна также как рас-

пределенный арбитраж с самостоятельным выбором, поскольку ведущий сам определяет, стал ли он

победителем в арбитраже, то есть выбирает себя самостоятельно.

Идея подобного арбитража была предложена М. Таубом (Matthew Taub) в 1975 году. В

алгоритме Тауба под арбитраж выделяются две группы сигнальных линий, доступные всем

устройствам на шине. Устройства подключаются к этим линиям по схеме «монтажного ИЛИ». Первая

группа служит для передачи сигналов синхронизации и управления. Вторую группу линий условно

назовем шиной приоритета и обозначим В. В зависимости от принятого числа уровней приоритета эта

группа может содержать от 4 до 7 линий. Каждому потенциальному ведущему назначается уникальный

уровень приоритета. Приоритет Р представлен ^-разрядным двоичным кодом. Каждому разряду кода

приоритета соответствует линия в шине В. Ведущие, претендующие на управление шиной, выдают на

шину В свои коды приоритета Р. Дальнейшее поведение ведущих определяется следующим правилом:

если i-ii разряд кода приоритета равен О (Рi = 0), а на i-й линии шины В в данный момент присутствует

единица (Вi = 1), то ведущий обнуляет в выставляемом коде все младшие разряды, от 0-го до i - ro. В

результате такой процедуры на шине В остается код наивысшего из выставленных приоритетов.

Устройство, распознавшее на шине свой код приоритета, считается выигравшим арбитраж. После

завершения своей транзакции выигравшее устройство снимает с шины В свой код приоритета, при

94

этом ситуация на линиях В меняется. Ведущие, претендовавшие на шину, восстанавливают ранее

обнуленные разряды, и начинается новый цикл арбитража.

В целом схемы децентрализованного арбитража потенциально более надежны, поскольку отказ

контроллера шины в одном из ведущих не нарушает работу с шиной на общем уровне. Тем не менее

должны быть предусмотрены средства для обнаружения неисправных контроллеров, например на

основе тайм-аута. Основной недостаток децентрализованных схем — в относительной сложности

логики арбитража, которая должна быть реализована в аппаратуре каждого ведущего.

В некоторых ВМ применяют комбинированные последовательно-параллельные схемы

арбитража, в какой-то мере сочетающие достоинства обоих методов. Здесь все ведущие разбиваются

на группы. Арбитраж внутри группы ведется по последовательной схеме, а между группами — по

параллельной.

Ограничение времени управления шиной

Вне зависимости от принятой модели арбитража должна быть также продумана стратегия ограничения

времени контроля над шиной. Одним из вариантов может быть разрешение ведущему занимать шину в течение

одного цикла шины, с предоставлением ему возможности конкуренции за шину в последующих циклах. Другим

вариантом является принудительный захват контроля над шиной устройством с более высоким уровнем

приоритета, при сохранении восприимчивости текущего ведущего к запросам на освобождение шины от устройств с

меньшим уровнем приоритета.

Опросные схемы арбитража

В опросных методах запросы только фиксируются, и контроллер шины способен узнать о них,

лишь опросив ведущих. Опрос может быть как централизованным — с одним контроллером,

производящим опрос, так и децентрализованным — с несколькими контроллерами шины.

Данный механизм использует специальные линии опроса между контроллером

(контроллерами) шины и ведущими — по одной линии для каждого ведущего. С целью уменьшения

числа таких линий может формироваться номер запрашивающего ведущего, для чего вместо 2"

достаточно п линий. Кроме того, используются также линии запроса шины и линия сигнала занятия

шины.

Централизованный опрос

Централизованный опрос иллюстрирует рис. 4.15.

Контроллер шины последовательно опрашивает каждое ведущее устройство на предмет, находится

ли оно в ожидании предоставления шины. Для этого контроллер выставляет на линии опроса адрес

соответствующего ведущего. Если в момент выставления адреса ведущий ожидает разрешения на

управление шиной, то он, распознав свой адрес, сигнализирует об этом, делая активной шину (ЗШ).

Обнаружив сигнал, контроллер разрешает ведущему использовать шину. Последовательность опроса

95

ведущих может быть организована в порядке убывания адресов, либо меняться в соответствии с

алгоритмом динамического приоритета.

Рис. 4.15. Организация централизованного опроса ведущих

Децентрализованный опрос

Организация децентрализованного опроса показана на рис. 4.16.

Каждый ведущий содержит контроллер шины, состоящий из дешифратора адреса и генератора адреса. В

начале опросной последовательности формируется адрес, который распознается контроллером. Если

соответствующий ведущий ожидает доступа к шине, он вправе теперь ее занять. По завершении работы с шиной

контроллер текущего ведущего генерирует адрес следующего ведущего, и процесс повторяется. При такой схеме

обычно требуется применять систему с квитированием, использующую сигнал ЗШ, формируемый генератором

адреса, и сигнал ПШ, генерируемый дешифратором адреса.

Рис. 4.16. Организация децентрализованного опроса ведущихх

При децентрализованном опросе отказ в одной из точек приводит к отказу всей системы арбитража. Такая

ситуация, впрочем, может быть предотвращена с помощью механизма тайм-аута: по истечении заданного

времени функции отказавшего контроллера берет на себя следующий контроллер.

96

8. ОРГАНИЗАЦИЯ СИСТЕМ ПАМЯТИ

Характеристики и классификация запоминающих устройств. Иерархия систем памяти

Под запоминающими устройствами (ЗУ, память) будем понимать совокупность устройств для

запоминания, хранения и выдачи информации. Память является одним из основных ресурсов

компьютера, влияющим как на производительность, так и на функциональность вычислительной

машины.

К основным характеристикам устройств памяти можно отнести:

1) Временные характеристики :

- быстродействие - определяется временем выборки, временем обращения и другими

параметрами. Время обращения складывается из различных составляющих, например:

tобрЧТ = tдост + tчт + tрег,

где tобрчт - время обращения при чтении, tдост - время доступа к данным, tрег -время регенерации

(для динамической памяти), Ь„ - время собственно чтения; tобрЗП = tдост +t подг +t зп

где tобрЗП - время обращения при записи, tподг - время подготовки данных, tзп- время собственно

записи. Таким образом, процесс чтения/записи ЗУ в общем случае включает ряд этапов разной

сложности и длительности.

- производительность - определяется пропускной способностью ЗУ, то есть - объемом

информации, который можно считать/записать из/в ЗУ в единицу времени. Для оценки

производительности часто используют показатель длительности цикла обращения к памяти tц, под

которым понимают минимальное время между сменой информации на выходе/ входе ЗУ.

Длительность цикла не всегда совпадает с временем обращения, в частности, при конвейеризации

ЗУ можно добиться увеличения производительности при достаточно большой величине tобр за счет

разделения общей задачи чтения/записи на последовательные ступени конвейера.

2) Важнейшей потребительской характеристикой ЗУ является его объем, или емкость памяти

(Е), то есть количество запоминаемой информации. В зависимости от типа ЗУ, его места в

вычислительной системе, объем может меняться от десятков байт (для регистровой памяти ЦП) до

десятков и сотен гигабайт (для массивов накопителей на магнитных дисках).

Наряду с характеристикой емкости памяти применяют также удельную емкость по отношению

к единице площади или объема кристалла. Такая характеристика в большей степени характеризует

технологические особенности ЗУ.

3) Третьей важнейшей потребительской характеристикой ЗУ, как и любого вычислительного

устройства, является его стоимость, которая также может меняться в самых широких пределах в

зависимости от объема, производительности и других характеристик. Распространенной

характеристикой является удельная стоимость в расчете на единицу информации (стоимость одного

бита/байта, кило- и мегабайта и т.д.)

97

Помимо перечисленных можно отметить множество других характеристик ЗУ, в том числе:

технологию изготовления, потребность во внешнем источнике питания для хранения информации,

длительность хранения, количество циклов чтения и записи, геометрические размеры, и так далее.

С учетом приведенных характеристик, а также - назначения ЗУ, места, занимаемого ЗУ в

вычислительной системе, можно привести, например, следующую классификацию ЗУ:

1. По удаленности от процессора :

- сверхоперативная (регистры процессора, КЭШ память);

- основная (оперативная) память ;

- дополнительная память (внешняя) ;

- вторичная память (также внешняя) ;

- массовая память (внешняя, как правило, на доступных сменных носителях).

2. По организации записи :

- постоянное запоминающее устройство - ПЗУ (ROM - read-only memory)

- однократно программируемое изготовителем устройство только для чтения;

- перепрограммируемое запоминающее устройство - ППЗУ (PROM) -возможно

перепрограммирование, которое, однако, требует специальной процедуры, кол-во циклов записи

намного меньше циклов чтения;

- оперативное запоминающее устройство - ОЗУ (RAM - random access memory) - количество

циклов чтения может совпадать с количеством циклов записи.

Строго говоря, приведенные отечественные и импортные сокращения для двух основных

типов памяти не вполне точно отражают приведенное деление памяти по организации записи, но

являются исторически сложившимися и общепринятыми.

3. По организации доступа :

- с последовательным доступом (tдост меняется для различных адресов или участков памяти -

чем старше адрес, тем больше время доступа);

- с прямым доступом (tдост = const для различных адресов или участков памяти).

4. По организации поиска ячеек в памяти:

- «М-поиск» - поиск по месту (например, в адресном ОЗУ);

- «В-поиск» - поиск по времени (например, при работе с накопителем на магнитной ленте).

5. По физическому эффекту (технологии), используемому для запоминания и хранения

информации :

- полупроводниковая память;

- магнитная;

- магнитооптическая;

- оптическая;

- электростатическая и др.

98

6. ОЗУ по способу хранения делится на :

- статическое (на триггерах);

- динамическое (на конденсаторах).

7. По способу адресации:

- адресная память;

- стековая память;

- ассоциативная память.

8. По организации памяти в систему:

- память с расслоением;

- виртуальная память;

- кэш-память;

- различные варианты блочно-конвейерных систем.

9. По зависимости от источника питания:

- энергозависимая;

- энергонезависимая.

Как и ранее, при классификации вычислительных машин, отметим, что выбранные

классификационные признаки не являются всеобъемлющими или обязательными, просто они

отражают некоторые важные особенности классифицируемых систем.

Рассматривая характеристики и классификацию ЗУ, с учетом их многообразия нельзя не

упомянуть об иерархии систем памяти в

составе вычислительной системы. Как мы

помним, принцип иерархического построения

систем памяти заложен еще в фон-

неймановской архитектуре, в те годы, когда

большинства современных ЗУ и их типов не

существовало. Однако и тогда существовала

относительно быстрая и дорогая

энергозависимая оперативная память, и

внешняя память – более дешевая, намного

более медленная, но при этом

энергонезависимая. Сейчас иерархия выглядит

намного сложнее, но общий принцип ее

построения остается в основном неизменным (Рис.3.1).

На верхнем уровне иерархии располагается наиболее быстрая и дорогая регистровая память

процессора, а также - буферная кэш-память первого уровня, расположенная в кристалле процессора.

К ней примыкает кэш-память второго уровня, выполняемая в одном корпусе с процессором, либо -

99

Рис. 3.1

на системной плате. На следующем уровне находится оперативная (чаще всего - динамическая)

память достаточно большого объема. Эти уровни вместе с процессорами образуют ядро ВС в

архитектуре фон-Неймана. На более низких уровнях располагается внешняя память - внешние

устройства, взаимодействующие с ядром по каналам ввода-вывода. В качестве вторичной памяти

можно указать НЖМД (HDD) - накопители на жестких магнитных дисках - пожалуй, наиболее

быстродействующую внешнюю память, при этом со значительным объемом. К массовой памяти

можно отнести разнообразные сменные носители информации, различающиеся как по объему, так и

по времени доступа (накопители на гибких магнитных дисках, магнитной ленте, CD-ROM - диски и

т.д.), которые объединяет, пожалуй, относительно низкая удельная стоимость.

Легко заметить, что при движении по иерархии сверху вниз происходит снижение удельной

стоимости хранения информации, рост объемов ЗУ и -падение производительности.

Подобное построение систем памяти в ВС объясняется, с одной стороны, различной

функциональной направленностью ЗУ (оперативное хранение небольших объемов информации в

ОЗУ, либо - долговременное хранение больших объемов данных на дисковой памяти), а с другой -

попыткой достичь более-менее приемлемого соотношения между ценой и производительностью (а

также функциональностью) вычислительной системы, что являлось актуальным как на заре

вычислительной техники, так и сейчас.

Организация адресной памяти

Отличительным признаком адресной памяти является организация доступа к ячейкам памяти

по адресам, то есть - по номерам, которые поступают на вход ЗУ в закодированном виде, затем -

декодируются тем или иным образом для выбора определенного запоминающего элемента (ЗЭ) или

их группы. Подобная схема соответствует в большей степени устройствам с М-поиском, для

которых время доступа является постоянной величиной, не зависящей от адреса.

Адресная память с М-поиском (под которой чаще всего подразумевают полупроводниковую

память) на самом общем уровне включает в себя массив запоминающих элементов (триггеров,

регистров, управляемых конденсаторов и т.д.), адресные дешифраторы для декодирования адреса

ячейки в управляющие импульсы по шинам управления, усилители адресных и разрядных линий, а

также все остальные необходимые логические схемы для осуществления выборки, считывания и

записи и управления ЗУ. Различные варианты органи

зации памяти с М-поиском связаны, прежде всего, с различными способами построения

массива ЗЭ и декодирования адреса. С этой точки зрения выделяют память типа 1D, 2D, 2,5D, 3D,

4D - по количеству измерений массива ЗЭ. В памяти типа 1D массив имеет 1 измерение, то есть

адресуется каждый бит памяти. При достаточно большом объеме ЗУ это приводит к сложным

схемам дешифраторов и огромному количеству служебных линий, трассировка которых внутри

кристалла вызывает проблемы, а площадь,

100

занимаемая ими, сопоставима с площадью массива самих ЗЭ. В 2D-памяти адресуются не

отдельные биты, а слова, что улучшает общую картину.

Для большей экономии кристалла необходимо использовать слова еще большей

разрядности, что входит в противоречие с разрядностью шин данных ВС, и создает

дополнительные неудобства. Для их преодоления используют организацию типа 2,5D, при которой

слова системной разрядности (16, 32, 64 и т.д.) объединяются в группы, адрес ячейки при

декодировании в ЗУ делится на 2 части, большая из них используется для выбора группы, а

меньшая - для выбора слова внутри группы.

При 3D организации массив ЗЭ имеет два измерения, то есть выбор ячейки (слова)

осуществляется по двум координатам, при этом адрес ячейки делится на две равные части, каждая

из которых используется для выбора одной из линий по одной из двух координат. В результате и

количество линий, и сложность адресных дешифраторов

уменьшается. Дальнейшее развитие такого подхода приводит к памяти с организацией 4D и

т.д.

Память с В-поиском также использует адресный способ выборки ячейки (блока)

информации, однако в таких устройствах адрес выступает не как источник кода для

дешифратора, а скорее - как инициализирующее значение для счетчика, который отсчитывает

количество последовательно считанных, либо -просмотренных блоков. При обнулении счетчика

последний блок записывается/считывается из массива накопителя. Физически к памяти такого типа

можно отнести дисковую память (с определенной долей условности, если рассматривать

подсистему «головка чтения/записи - дорожка»), а также, в более явном виде - накопители на

магнитной ленте.

ЗУ с В-поиском в процессе подсчета блоков могут использовать внешнюю синхронизацию,

либо - внутреннюю, то есть быть самосинхронизируемыми. В последнем случае синхронизация

осуществляется с помощью адресных меток, которыми снабжен каждый блок данных, и которые

подсчитываются устройством при выполнении последовательного доступа.

Безадресная стековая память

В стековой памяти (памяти магазинного типа, организованной по принципу «Последним

вошел - первым вышел» - LIFO - "Last In - First Out") все операции чтения и записи осуществляются

относительно указателя стека (SP-stack pointer). Указатель стека указывает на ячейку памяти,

содержащую последнее внесенное в стек слово. Стековая память может организовываться

программно-аппаратным или аппаратным способом. Команды обращения к стеку не содержат

адресной части, либо эта часть является относительной величиной, прибавляемой к указателю. Это

позволяет сократить длину программы, так как нет необходимости указывать достаточно длинные

адреса, а также - упростить схему ЗУ при аппаратной реализации стека.

101

В то же время при работе со стековой памятью приходится осуществлять фактически

последовательный доступ, кроме того, может происходить т.н. переполнение стека - при попытке

записать в полностью заполненный стек очередное значение, либо при считывании из пустого стека.

Использование стековой памяти будет более эффективным, если процессор, работающий со

стеком, будет поддерживать специальные стековые команды - не только «занести в стек» и «считать

из стека», но и такие, как -«сложить два числа на вершине стека», «переставить элементы стека» и

т.д. Такие команды часто используются в RISC-процессорах, в микроконтроллерах, управляющих

ЭВМ.

Ассоциативная память

Под ассоциативной памятью (АП) подразумевают вариант организации памяти, при котором

адресная информация, используемая для выборки слова из памяти, содержится в самих словах

памяти. Чтение/запись осуществляется для тех слов, адресная часть которых (так называемый «тэг»)

полностью или частично совпадает с заданной. Ассоциативная память может быть организована

как программным, так и аппаратным путем. При программной реализации понятие АП

используется в основном как модель взаимодействия программы (процессора) с источником

данных. Например, в реляционных базах данных для ускорения поиска нужной информации

широко используются т.н. ключевые поля, которые входят в состав каждой записи БД. Для

быстрого поиска по ключам используют специальные индексные файлы, построенные, например,

по принципу двоичных деревьев. Адресной информацией в данном случае является не номер

записи, а содержимое, например, поля кода товара, или - фамилии человека. Индексные файлы

же позволяют укорить процедуру поиска.

Рис 3.5

При аппаратной организации АП большую роль играют, во-первых, аппаратные средства

поиска, различные быстродействующие компараторы (схемы сравнения), а во-вторых- вариант

организации поиска. В частности, в АП часто используется принцип «вертикальной» обработки и

разрядных срезов. При обычной «горизонтальной» обработке для отыскания нужного слова в

массиве ячеек слова просматриваются последовательно, по адресам, то есть как бы

горизонтально, если представить себе массив ячеек как вертикальный столбец. При вертикальной

обработке все слова просматриваются одновременно. При этом, если осуществлять сравнение

искомого тэга со всеми разрядами всех тэгов слишком накладно, то используются вертикальные

разрядные срезы (РС) всех слов накопителя. После первого сравнения отсекаются все слова,

имеющие первый бит, несовпадающий с заданным тэгом, затем анализируется следующий РС и т.д.

Таким образом, отличительные особенности АП:

102

1. Операции в памяти выполняются не над определенной ячейкой. а относятся сразу к

группе или ко всем элементам.

2. Основной операцией в АП является операция поиска или сравнения.

3. Время поиска в АП может не зависеть от числа ячеек в памяти. При аппаратной

организации АП выделяют 4 варианта :

1. Память с полным параллельным доступом (осуществляется параллельное сравнение всех

тэгов с заданным по всем разрядам) - самый высокопроизводительный и самый дорогой вариант.

2. Память с последовательной обработкой разрядных срезов (РС). Время поиска (доступа) в

такой памяти пропорционально разрядности тэгов.

3. Память с последовательной обработкой слов («горизонтальная обработка») - время поиска

пропорционально числу слов в памяти. Фактически этот вариант только условно можно отнести к

АП, и то в случае, когда сравнение каждого тэга с заданным осуществляется аппаратным способом.

4. Частично-ассоциативная память. Компромиссный вариант, в котором выделяются

несколько групп слов (блоков слов), в каждой из которых производится последовательный поиск, но

все группы обрабатываются параллельно, либо - наоборот, группы обрабатываются

последовательно, а внутри группы ведется полностью ассоциативный поиск, или поиск по срезам.

Ассоциативная память применяется в основном в ВС, в которых решаются задачи

распознавания образов, необходим быстрый поиск информации (например - в системах с

аппаратной поддержкой БД).

Также АП применяется в системах виртуальной памяти и кэш-памяти для определения

необходимости подкачки страниц и для поиска страниц, подлежащих замене.

Системы памяти с расслоением

Принцип организации систем памяти с расслоением рассчитан на повышение

быстродействия устройств памяти, состоящих из нескольких медленных устройств, за счет

распределения адресного пространства между этими устройствами. (Напомним, что адресное

пространство - это количество независимо адресуемых ячеек памяти). Адресное пространство

делится таким образом, что соседние по адресам ячейки располагаются в разных физических

устройствах. Логический адрес ячейки состоит из физического адреса внутри устройства (блока) и

номера блока.

Расслоение памяти осуществляют двумя основными способами.

1. Повышение производительности памяти за счет одновременного считывания/записи

соседних ячеек памяти из разных физических устройств по общей шине данных.

Производительность увеличивается за счет параллельного подключения устройств и их

одновременной работы на общую шину данных. Недостатком такого подхода является

необходимость использования широкой шины данных, часто - превышающей по ширине

разрядность слов, используемых в системе.

103

Понятие о виртуальной памяти

Виртуальная (от virtual - "кажущийся") память (ВП) - это система организации памяти,

при которой процессору (программе) предоставляется адресное пространство, превышающее

физическое адресное пространство ОЗУ системы за счет внешней памяти. Задачей построения ВП

является сведение к минимуму потерь производительности при вынужденном обращении к

внешней памяти.

ВП может быть организована программно, программно - аппаратно и аппаратно. Как

правило, в современных ВС программно-аппаратная организация ВП заключается в

использовании операционной системой аппаратной поддержки ВП, заложенной в

процессорах общего назначения.

ВП может иметь страничную, сегментную или странично – сегментную организацию. При

страничной организации память представляется совокупностью страниц фиксированной длины (2-

16 Кбайт). При сегментной организации память представляет собой набор сегментов, то есть

логически связанных блоков памяти различного размера.

Для виртуальной памяти большое значение имеет алгоритм подкачки, то есть способ замены

страниц в ОЗУ на страницы во внешней памяти, к которым произошло обращение. При

аппаратной организации ВП система подкачки использует ассоциативную память страниц.

Стратегии замены страниц в ВП могут быть самыми различными:

1. Наиболее давнее использование (по времени)

2. Наиболее редкое использование.

3. По очереди (по принципу FIFO)

4. Случайным образом.

5. "Наилучший" выбор - гибкое сочетание различных стратегий.

2.7. Варианты организации КЭШ-памяти

Обособленным вариантом ВП можно считать т.н. кэш-память (от фр. «cache» - скрывать).

Это вариант организации системы памяти, предназначенный для ускорения обмена между

процессором и оперативной памятью. С виртуальной памятью кэш-память роднит общий

принцип - ускорение за счет размещения наиболее активно используемых данных и кода в более

быстрой памяти, но между ВП и кэш-памятью существует также множество различий, которые

можно проиллюстрировать следующей таблицей:

Сравнение виртуальной и кэш-памяти.

Таблица 3.1

Виртуальная память Кэш-память

1 Организуется для ускорения обмена

между процессором и внешней

1. Организуется для ускорения обмена

104

памятью (ОЗУ и ВнП)

2. Обмен страницами по 2-16Кб

3. Ускорение до 1000 раз

4. При подкачке ЦП может

переключаться на другую задачу

5. Адресное пространство ВП равно

сумме адресного пространства ОЗУ

и ВнП

6. В ОЗУ хранятся копии или

оригиналы страниц ВП

7. ВП. программно. доступна

между ЦП и ОЗУ

2. Обмен строками (сотни байт)

3. Ускорение до 10 раз

4. При подкачке ЦП ожидает ее

завершения

5. Адресное пространство кэш-памяти

равно адресному пространству ОЗУ

6. В буферной памяти хранятся копии

строк ОЗУ

7. Кэш-память программно недоступна.

(Можно заметить, что под кэш-памятью иногда понимают не систему организации памяти, а

саму буферную память (БП), используемую для ускорения обмена процессора с ОЗУ.)

Небольшое значение ускорения из-за использования кэш-памяти по сравнению со

значительным ускорением при использовании виртуальной памяти можно объяснить большой

разницей между временем доступа к дисковой памяти (10-ки микросекунд) и оперативной (10-ки

наносекунд), и сравнительно небольшой - между временем доступа к оперативной памяти и к

буферной памяти (наносекунды). Заметим, что буферная память в составе кэш-памяти обычно

строится на базе быстродействующего статического ОЗУ на триггерах.

Системы кэш-памяти можно классифицировать следующим образом:

1. По способу отображения строк основной памяти на строки буферной памяти:

- полностью ассоциативная кэш-память (любая строка основной памяти может размещаться

в любой строке буферной памяти - самый дорогой и самый производительный вариант);

- кэш-память с прямым отображением (каждая строка основной памяти может размещаться

только в одной определенной строке основной памяти - самый простой и наименее

производительный вариант);

- частично - ассоциативная или множественно-ассоциативная кэш-память (компромиссный

вариант, при котором основная память делится на множества строк, каждое множество

отображается на группу строк в буферной памяти, при этом внутри группы действует принцип

полной ассоциативности; при количестве групп = 1 получаем полностью ассоциативную кэш-

память, при количестве групп = количеству строк -кэш-память с прямым отображением).

2. По способу переноса информации из кэш-памяти в основную (т.н. «своппинг»):

105

- простой своппинг (Write Through - когда информация, записанная процессором в кэш-

память, переносится в основную только при необходимости замены строки);

- сквозной своппинг (Write Back - когда информация записанная процессором в кэш-память,

одновременно переносится в основную, то есть кэш работает только на чтение; этот вариант менее

производительный, но более надежный).

106

9. ОРГАНИЗАЦИЯ ПРОЦЕССОРОВ

Назначение и классификация процессоров

Процессор - устройство, осуществляющее процесс автоматической обработки данных и

программное управление этим процессом. Процессоры можно классифицировать, например, по

следующим признакам:

1) По используемой системе счисления:

- работающие в позиционной системе счисления;

- работающие в непозиционной системе счисления (например, СОК).

2) По способу обработки разрядов:

- с параллельной обработкой разрядов;

- с последовательной обработкой;

- со смешанной обработкой (последовательно-параллельной).

3) По составу операций:

- процессоры общего назначения;

- проблемно-ориентированные;

- специализированные.

4) По месту процессора в системе:

- центральный процессор (ЦП);

- сопроцессор;

- периферийный процессор;

- канальный процессор (контроллер канала ввода/вывода);

- процессорный элемент (ПЭ) многопроцессорной системы.

5) По организации операционного устройства (ОУ):

- с операционным устройством процедурного типа (I-процессоры, -процессоры)

- с преимущественно микропрограммным правлением; процессоры с блочным

операционным устройством;

- процессоры с конвейерным операционным устройством(с арифметическим

конвейером) (последние два варианта предусматривают аппаратную реализацию большинства

операций ).

6) По организации обработки адресов:

- с общим операционным устройством;

- со специальным (адресным) операционным устройством.

7) По типу операндов:

- скалярный процессор;

- векторный процессор;

107

- с возможностью обработки и скалярных, и векторных данных.

8) По логике управления процессором:

- с жесткой логикой управления;

с микропрограммным управлением.

9) По составу (полноте) системы команд:

- RISC (Reduced Instruction Set computer - компьютер с сокращенным набором команд);

- CISC (Complete Instruction Set Computer- компьютер с полным набором команд);

- CISC - процессор с внутренними RISC-подобными инструкциями.

10) По организации управления потоком команд / способу загрузки исполнительных

устройств:

- с последовательной обработкой команд;

- с конвейером команд;

- суперскалярные процессоры;

- процессоры с длинным командным словом (VLIW - Very Long Instruction Word) и т. д.

Как всякая классификация, приведенная выше классификация не может считаться полной, так

как количество типов процессоров достаточно велико и по своим архитектурам процессоры весьма

многообразны.

Операционные устройства процедурного типа и с жесткой структурой. Понятие об I-

процессорах и M-процессорах

Операционные устройства процессоров могут строиться с большей или меньшей степенью

универсальности, могут быть более простыми, универсальными, требующими большого объема

микрокода для реализации всех необходимых алгоритмов операций, либо - более сложными и

специализированными, но за счет этого - более производительными и не требующими большого

объема управляющего микрокода. Первые устройства можно назвать устройствами процедурного

типа, так как они требуют для реализации какого-либо алгоритма арифметической операции

выполнения последовательности действий, заданной во времени (то есть процедуры).

Устройства второго типа, рассчитанные на аппаратную реализацию алгоритмов вычислений,

можно назвать устройствами с жесткой структурой. (Отметим, что гибкость устройств первого типа

заключается не в возможности перестройки их структуры, а в возможности выполнения на заданной

структуре большего числа различных алгоритмов.) Примером устройств процедурного типа могут

являться, до некоторой степени, устройства для выполнения косвенного умножения. Такие

устройства после небольшой доработки могут быть использованы и для реализации других

операций (алгоритмов), например, для обычного сложения со знаком, для выполнения деления или

операций с плавающей запятой. В предельном случае наиболее универсальной схемой может

являться обычный накапливающий сумматор, дополненный схемами выполнения логических

операций. С другой стороны, специализированный аппаратный умножитель, например, матричный

108

(матричные умножители подробнее рассматриваются в следующем пункте), является примером

устройства с жесткой структурой, рассчитанного только на выполнение конкретной операции,

зачастую - определенной разрядности и в определенной кодировке. Для создания более или менее

универсального ОУ необходимо иметь набор таких схем для всех требуемых операций, либо -

сочетание нескольких специализированных устройств с одним универсальным.

Операционные устройства процедурного типа могут быть построены различными способами.

Примером процессоров с более жестким принципом построения операционной части процедурного

типа являются так называемые I-процессоры, у которых за определенными регистрами

закреплены определенные операции.

Блочные операционные устройства

Для повышения производительности процессора при выполнении операций его операционное

устройство может строиться по блочному принципу. В таких блочных О У реализуется несколько

функционально независимых исполнительных устройств, выполняющих различные операции (или

различные группы операций, например, три блока целочисленного сложения, два - целочисленного

умножения, по одному блоку деления, сложения и умножения с плавающей запятой и т.д.).

Эти устройства работают параллельно, обрабатывая каждое свои операнды. Управление

этими устройствами осуществляется с помощью так называемых длинных командных слов

(Very Long Instruction Word - VLIW). Командные слова включают инструкции для каждого их

исполнительных устройств, а также операнды или указатели на них.

Преимуществом блочных ОУ является более высокая производительность, достигаемая за

счет распараллеливания вычислений. В то же время, использование таких устройств не

всегда эффективно, поскольку не всегда есть возможность загрузить все исполнительные

устройства в каждом такте, в результате часть из них простаивает. Более эффективными часто

оказываются конвейерные операционные устройства, поскольку конвейеризовать вычисления в

ряде случаев проще, чем распараллелить, что связано с повторением однотипных

вычислений в алгоритмах.

Конвейерные операционные устройства

Для конвейеризации вычислений необходимо:

- разбить вычисления на последовательность одинаковых по времени этапов;

- реализовать каждый этап аппаратно в виде ступени конвейера;

- обеспечить фиксацию промежуточных результатов вычислений на выходе каждой ступени в

регистрах-защелках.

Напомним, что эффективность конвейера будет тем выше, чем больше задач будет

поступать на его вход. Типичным примером конвейерных операционных устройств могут служить

так называемые матричные умножители. Свое название они получили, во-первых, потому, что

109

включают фактически матрицу операционных элементов (сумматоров), а во-вторых, поскольку

одной из наиболее очевидных сфер их применения является умножение матриц.

Исторически первые микропроцессоры, появившиеся в 70-х годах XX века, имели

относительно простую систему команд, что объяснялось небольшими возможностями

интегральной схемотехники. По мере увеличения степени интеграции ИМС разработчики МП

старались расширять систему команд и делать команды более функциональными, «семантически

нагруженными». Это объяснялось, в частности, двумя моментами - во-первых, требованиями

экономить память для размещения программ, оставлять больше памяти под данные и т.д., а во-

вторых - возможностью реализовать внутри кристалла процессора сложные инструкции

быстрее, чем при их программной реализации.

В результате появились процессоры с большими наборами команд, причем команды эти также

зачастую являлись достаточно сложными. В последствии эти МП назвали CISC - от Complete

Instruction Set Computer - компьютер с полным набором команд или Complex ISС - со сложным

набором команд. Типичным примером CISC-процессоров являются процессоры семейства x86

корпорации Intel и ее конкурентов (а также Motorola 68K и другие). Наряду с отмеченными

преимуществами процессоры CISC обладали и рядом недостатков, в частности - команды

оказывались сильно неравнозначными по времени выполнения (разное количество тактов), плохо

конвейеризовывались, требовали сложного (и длительного) декодирования и выполнения.

Для повышения производительности стали использовать жесткую логику управления, что

отразилось на регулярности и сложности кристаллов (нерегулярные кристаллы менее технологичны

при изготовлении). На кристалле оставалось мало места для РОН и КЭШ.

Кроме того, исследования показали, что производители компиляторов и просто программисты

не используют многие сложные инструкции, предпочитая использовать последовательность

коротких.

Разработчики подошли к концепции более простого и технологичного процессора с некоторым

откатом назад - к простым и коротким инструкциям. С конца 70-х до середины 80-х годов

появляются проекты таких процессоров Стэндфордского университета и университета Беркли

(Калифорния) - MIPS и RISC.

В основу архитектуры RISC (от Reduced Instruction Set Computer -компьютер с сокращенным

набором команд) положены, в частности, принципы отказа от сложных и многофункциональных

команд, уменьшения их количества, а также концентрация на обработку всей информации

преимущественно на кристалле процессора с минимальными обращениями к памяти.

Обзор архитектур процессоров Intel

Корпорация Intel является "законодателем мод" на рынке микропроцессоров, а ее продукты

стали де-факто стандартом в компьютерной индустрии. Конечно, существует большое количество

110

других производителей и распространенных семейств МП (те же процессоры Motorola и др.), однако

наиболее распространенными во всем мире, и особенно в России, являются все же процессоры Intel.

Кроме того, в течении многих лет другие разработчики МП (AMD, NextGen, VIA и др.)

выпускают свои аналоги процессоров, совместимых по системам команд с МП Intel. Поэтому,

анализируя эволюцию процессоров Intel, мы проследить историю развития микропроцессоров

общего назначения вообще. А история развития процессоров Intel подтверждает в целом закон

Мура, сформулированный одним из основателей империи Intel Гордоном Муром еще в 1965 году:

"каждые 1,5-2 года выпускается новый процессор, степень интеграции которого (и

производительность) вдвое выше, чем у предыдущего."Согласно информации Intel /11/, за 24 года

количество транзисторов в кристалле МП увеличилось более чем в 3700 раз от 29 тыс. в

процессоре i8086 (выпущен в 1978 г.) до 108 млн в Intel Pentium IV. При этом производительность

процессоров возросла более чем в 6000 раз (от 0.8MIPS для i8086 до приблизительно 5000

MIPS для Pentium IV 2,6 ГГц) !

Наряду с прогрессом интегральной технологии в ходе эволюции процессоры Intel

претерпевали и значительные архитектурные изменения. Если говорить об архитектуре, известной

как x86, то она ведет начало от процессора i8086 до наших дней (Pentium III и IV).

Существенной особенностью всех процессоров x86 является их совместимость снизу вверх,

что позволяет до сих пор пользоваться программами, написанными 20 лет назад!

111

Таблица 4.4

В таблице 4.4 приведены характеристики основных процессоров x86 вплоть до Pentium III, а

в таблице 4.5 - характеристики последнего поколения процессоров Pentium IV. Проследим кратко

историю эволюции этих процессоров.

Первый процессор семейства х86 (или - Архитектуры Intel) - i8086 - был 16-разрядным, имел

16-разрядную внешнюю шину данных и 20-разрядную шину адреса, что позволяло адресовать до

1Мб внешней памяти. Память имела сегментную организацию с сегментами до 64К.

Аналогичный процессор i8088 имел внешнюю шину в 8 бит, что удешевило популярные

персональные системы IBM PC/XT. В процессоре i80286 был реализован "защищенный режим"

работы, позволявший адресовать до 16Мб памяти, использовавший дескрипторные таблицы,

систему с кольцами защиты памяти и аппаратной поддержкой переключения задач. Это

новшество позволило перенести в среду персональных ЭВМ элементы операционных систем

больших ЭВМ и майнфреймов -многозадачность, защиту памяти и системных ресурсов.

Таблица 4.5

Процессор i80386 был 32-разрядным, адресовал до 4Гб памяти, включал аппаратную

поддержку виртуальной памяти и возможность адресовать всю память в «плоском» режиме. На

машинах с этим процессором можно было реализовывать операционную систему UNIX -

112

классическую систему майнфреймов. В процессоре 386 уже использовалось распараллеливание

при одновременной работе 6 устройств процессора.

В процессоре i80486DX появилась встроенная КЭШ-память 1 уровня (L1) объемом 8К,

встроенный математический сопроцессор, а также - пятиступенчатый конвейер в

устройствах декодирования и исполнения команд.

Рис 1

Процессор IntelPentium явился первым суперскалярным процессором (Рис.1). В нем был

реализован двух потоковый конвейер, который позволял одновременно обрабатывать до двух

к о м а н д в т а к т е . (Правда, при этом существовало много ограничений, но тем не менее.)

Процессор включал раздельную КЭШ-память для инструкций и данных (по 8К), поддерживающую

режим обратной записи.

Внутренняя разрядность процессора осталась 32 разряда, но некоторые внутренние шины

имели разрядность 128 и даже 256 разрядов, а внешняя шина - 64 разряда. В процессоре было

реализовано динамическое предсказание переходов и поддержка мультипроцессорных

конфигураций.

Появление процессора Pentium Pro дало начало новой модификации Intel Architecture -

архитектуре P6.

Процессор (рис. 4.13) имеет 3-х потоковый конвейер, что позволяет достичь большей

степени распараллеливания по сравнению c обычным Pentium. Главной отличительной

особенностью процессора является, пожалуй, динамическое исполнение (Dynamic Execution) -

реализация неупорядоченного выполнения, спекулятивного исполнения (исполнения по

предположению) и усовершенствованного блока предсказаний. В процессоре реализована

суперконвейерная архитектура, поскольку он содержит 13 более мелких ступеней конвейера по

сравнению с 5 у Pentium, на которых исполняются специальные RISC-подобные инструкции 113

процессора, получившие названия micro-ops. Три буфера декодирования параллельно формируют

три потока таких инструкций, которые затем направляются в пять исполнительных устройств,

результаты обработки в которых затем собираются в правильном порядке в блоке сборки.

Процессор содержит две КЭШ-памяти L1 по 8К, а также - КЭШ второго уровня (L2) объемом

в 256К, реализованную в том же корпусе, что и основной кристалл процессора и

обменивающуюся с ним по скоростной шине шириной в 64 разряда. Шина адреса процессора

имеет 36 разрядов, что обеспечивает адресное пространство в 64 Гбайт.

Как мы видим, прогресс в области архитектур процессоров Intel во многом определялся

последовательной реализацией способов борьбы с конфликтами при конвейеризации,

рассмотренными нами ранее.

Уже после реализации Pentium Pro Архитектура Intel дополнилась реализацией

векторных SIMD - инструкций, которая получила название технологии MMX (MultiMedia

eXtensions - мультимедийные расширения). Суть новой технологии заключалась в реализации с

помощью широких регистров математического сопроцессора целочисленных команд обработки

векторов размерностью до 8 чисел по 8 бит. Эти команды позволяли ускорить обработку видео и

аудио информации за счет ускорения векторных и матричных операций. Так появились

процессоры Pentium MMX, с максимальной частотой до 233Мгц (300 Мгц в варианте для

notebook).

Процессор Pentium II стал дальнейшим развитием архитектуры P6 (фирма Intel широко

использует для своей основной архитектуры обозначение IA32). Архитектурно процессор стал

симбиозом Pentium Pro с поддержкой MMX -инструкций. Кроме того, в нем реализована

КЭШ-память с более быстродействующей шиной и большего объема, а также ряд

технологических и конструктивных улучшений, связанных с выбором корпуса, процессорной

шины и т.д.

Процессор Pentium III, заявленный как процессор, специально спроектированный для

поддержки Internet-приложений, в дополнение к стандартному набору инструкций MMX включает

набор из 70 новых инструкций SSE (Streaming SIMD Extensions - потоковые расширения SIMD).

Кроме того, теперь каждый процессор снабжен уникальным серийным номером для его

идентификации в сети Internet. Ряд серьезных изменений произошел в архитектуре процессора

Pentium IV. Этот процессор уже не относится к архитектуре P6, хотя продолжает линейку IA-32. К

его ключевым особенностям можно отнести кэш второго уровня, помещенный на кристалл

процессора, увеличенную до 400(533)МГц частоту передней шины, 144 новых векторных

инструкций SSE2, хранение так называемых трасс декодированных внутренних инструкций в

специальном КЭШе и другие изменения.

114

10. ТОПОЛОГИЯ СЕТЕЙ ЭВМ. ЛОКАЛЬНЫЕ И ГЛОБАЛЬНЫЕ ВЫЧИСЛИТЕЛЬНЫЕ

СЕТИ. СЕТЕВЫЕ ПРОТОКОЛЫ. ХАРАКТЕРИСТИКА СЕТЕЙ ЭВМ. Перспективы

развития вычислительных систем.

Связь на небольшие расстояния в компьютерной технике существовала еще задолго до

появления первых персональных компьютеров.

К большим компьютерам (mainframes), присоединялись многочисленные терминалы (или

"интеллектуальные дисплеи"). Правда, интеллекта в этих терминалах было очень мало,

практически никакой обработки информации они не делали, и основная цель организации связи

состояла в том, чтобы разделить интеллект ("машинное время") большого мощного и дорогого

компьютера между пользователями, работающими за этими терминалами. Это называлось

режимом разделения времени, так как большой компьютер последовательно во времени решал

задачи множества пользователей. В данном случае достигалось совместное использование самых

дорогих в то время ресурсов - вычислительных (рис. 1.1).

Рис. 1.1. Подключение терминалов к центральному компьютеру

Затем были созданы микропроцессоры и первые микрокомпьютеры. Появилась возможность

разместить компьютер на столе у каждого пользователя, так как вычислительные,

интеллектуальные ресурсы подешевели. Но зато все остальные ресурсы оставались еще довольно

дорогими. А что значит голый интеллект без средств хранения информации и ее

документирования? Не будешь же каждый раз после включения питания заново набирать

выполняемую программу или хранить ее в маловместительной постоянной памяти. На помощь

снова пришли средства связи. Объединив несколько микрокомпьютеров, можно было

организовать совместное использование ими компьютерной периферии (магнитных дисков,

магнитной ленты, принтеров). При этом вся обработка информации проводилась на месте, но ее

результаты передавались на централизованные ресурсы. Здесь опять же совместно использовалось

самое дорогое, что есть в системе, но уже совершенно по-новому. Такой режим получил название

режима обратного разделения времени (рис. 1.2). Как и в первом случае, средства связи

снижали стоимость компьютерной системы в целом.

115

http://rt-sit.narod.ru/lections/02/02.html#image.1.2


Рис. 1.2. Объединение в сеть первых микрокомпьютеров

Затем появились персональные компьютеры, которые отличались от первых

микрокомпьютеров тем, что имели полный комплект достаточно развитой для полностью

автономной работы периферии: магнитные диски, принтеры, не говоря уже о более совершенных

средствах интерфейса пользователя (мониторы, клавиатуры, мыши и т.д.). Периферия подешевела

и стала по цене вполне сравнимой с компьютером. Казалось бы, зачем теперь соединять

персональные компьютеры (рис. 1.3)? Что им разделять, когда и так уже все разделено и

находится на столе у каждого пользователя? Интеллекта на месте хватает, периферии тоже. Что же

может дать сеть в этом случае?

Рис. 1.3. Объединение в сеть персональных компьютеров

Самое главное — это опять же совместное использование ресурса. То самое обратное

разделение времени, но уже на принципиально другом уровне. Здесь уже оно применяется не для

снижения стоимости системы, а с целью более эффективного использования ресурсов, имеющихся

в распоряжении компьютеров. Например, сеть позволяет объединить объем дисков всех

компьютеров, обеспечив доступ каждого из них к дискам всех остальных как к собственным.

Но нагляднее всего преимущества сети проявляются, в том случае, когда все пользователи

активно работают с единой базой данных, запрашивая информацию из нее и занося в нее новую

(например, в банке, в магазине, на складе). Никакими дискетами тут уже не обойдешься:

пришлось бы целыми днями переносить данные с каждого компьютера на все остальные,

содержать целый штат курьеров. А с сетью все очень просто: любые изменения данных,

произведенные с любого компьютера, тут же становятся видными и доступными всем. В этом

случае особой обработки на месте обычно не требуется, и в принципе можно было бы обойтись

более дешевыми терминалами (вернуться к первой рассмотренной ситуации), но персональные

компьютеры имеют несравнимо более удобный интерфейс пользователя, облегчающий работу

персонала. К тому же возможность сложной обработки информации на месте часто может заметно

уменьшить объем передаваемых данных.

116


Рис. 1.4. Использование локальной сети для организации совместной работы компьютеров

Без сети также невозможно обойтись в том случае, когда необходимо обеспечить

согласованную работу нескольких компьютеров. Эта ситуация чаще всего встречается, когда эти

компьютеры используются не для вычислений и работы с базами данных, а в задачах управления,

измерения, контроля, там, где компьютер сопрягается с теми или иными внешними устройствами

(рис. 1.4). Примерами могут служить различные производственные технологические системы, а

также системы управления научными установками и комплексами. Здесь сеть позволяет

синхронизировать действия компьютеров, распараллелить и соответственно ускорить процесс

обработки данных, то есть сложить уже не только периферийные ресурсы, но и интеллектуальную

мощь.

Именно указанные преимущества локальных сетей и обеспечивают их популярность и все

более широкое применение, несмотря на все неудобства, связанные с их установкой и

эксплуатацией.

Определение локальной сети

Способов и средств обмена информацией за последнее время предложено множество: от

простейшего переноса файлов с помощью дискеты до всемирной компьютерной сети Интернет,

способной объединить все компьютеры мира. Какое же место в этой иерархии отводится

локальным сетям?

Чаще всего термин "локальные сети" или "локальные вычислительные сети" (LAN, Local

Area Network) понимают буквально, то есть это такие сети, которые имеют небольшие, локальные

размеры, соединяют близко расположенные компьютеры. Однако достаточно посмотреть на

характеристики некоторых современных локальных сетей, чтобы понять, что такое определение

не точно. Например, некоторые локальные сети легко обеспечивают связь на расстоянии

нескольких десятков километров. Это уже размеры не комнаты, не здания, не близко

117


расположенных зданий, а, может быть, даже целого города. С другой стороны, по глобальной сети

(WAN, Wide Area Network или GAN, Global Area Network) вполне могут связываться компьютеры,

находящиеся на соседних столах в одной комнате, но ее почему-то никто не называет локальной

сетью. Близко расположенные компьютеры могут также связываться с помощью кабеля,

соединяющего разъемы внешних интерфейсов (RS232-C, Centronics) или даже без кабеля по

инфракрасному каналу (IrDA). Но такая связь тоже почему-то не называется локальной.

Неверно и довольно часто встречающееся определение локальной сети как малой сети,

которая объединяет небольшое количество компьютеров. Действительно, как правило, локальная

сеть связывает от двух до нескольких десятков компьютеров. Но предельные возможности

современных локальных сетей гораздо выше: максимальное число абонентов может достигать

тысячи. Называть такую сеть малой неправильно.

Некоторые авторы определяют локальную сеть как "систему для непосредственного

соединения многих компьютеров". При этом подразумевается, что информация передается от

компьютера к компьютеру без каких-либо посредников и по единой среде передачи. Однако

говорить о единой среде передачи в современной локальной сети не приходится. Например, в

пределах одной сети могут использоваться как электрические кабели различных типов (витая

пара, коаксиальный кабель), так и оптоволоконные кабели. Определение передачи "без

посредников" также не корректно, ведь в современных локальных сетях используются репитеры,

трансиверы, концентраторы, коммутаторы, маршрутизаторы, мосты, которые порой производят

довольно сложную обработку передаваемой информации. Не совсем понятно, можно ли считать

их посредниками или нет, можно ли считать подобную сеть локальной.

Наверное, наиболее точно было бы определить как локальную такую сеть, которая позволяет

пользователям не замечать связи. Еще можно сказать, что локальная сеть должна обеспечивать

прозрачную связь. По сути, компьютеры, связанные локальной сетью, объединяются в один

виртуальный компьютер, ресурсы которого могут быть доступны всем пользователям, причем

этот доступ не менее удобен, чем к ресурсам, входящим непосредственно в каждый отдельный

компьютер. Под удобством в данном случае понимается высокая реальная скорость доступа,

скорость обмена информацией между приложениями, практически незаметная для пользователя.

При таком определении становится понятно, что ни медленные глобальные сети, ни медленная

связь через последовательный или параллельный порты не попадают под понятие локальной сети.

Из данного определения следует, что скорость передачи по локальной сети обязательно

должна расти по мере роста быстродействия наиболее распространенных компьютеров. Именно

это и наблюдается: если еще десять лет назад вполне приемлемой считалась скорость обмена в 10

Мбит/с, то сейчас уже среднескоростной считается сеть, имеющая пропускную способность 100

Мбит/с, активно разрабатываются, а кое-где используются средства для скорости 1000 Мбит/с и

даже больше. Без этого уже нельзя, иначе связь станет слишком узким местом, будет чрезмерно

118

замедлять работу объединенного сетью виртуального компьютера, снижать удобство доступа к

сетевым ресурсам.

Таким образом, главное отличие локальной сети от любой другой — высокая скорость

передачи информации по сети. Но это еще не все, не менее важны и другие факторы.

В частности, принципиально необходим низкий уровень ошибок передачи, вызванных как

внутренними, так и внешними факторами. Ведь даже очень быстро переданная информация,

которая искажена ошибками, просто не имеет смысла, ее придется передавать еще раз. Поэтому

локальные сети обязательно используют специально прокладываемые высококачественные и

хорошо защищенные от помех линии связи.

Особое значение имеет и такая характеристика сети, как возможность работы с большими

нагрузками, то есть с высокой интенсивностью обмена (или, как еще говорят, с большим

трафиком). Ведь если механизм управления обменом, используемый в сети, не слишком

эффективен, то компьютеры могут подолгу ждать своей очереди на передачу. И даже если эта

передача будет производиться затем на высочайшей скорости и безошибочно, для пользователя

сети такая задержка доступа ко всем сетевым ресурсам неприемлема. Ему ведь не важно, почему

приходится ждать.

Механизм управления обменом может гарантированно успешно работать только в том

случае, когда заранее известно, сколько компьютеров (или, как еще говорят, абонентов, узлов),

допустимо подключить к сети. Иначе всегда можно включить столько абонентов, что вследствие

перегрузки забуксует любой механизм управления. Наконец, сетью можно назвать только такую

систему передачи данных, которая позволяет объединять до нескольких десятков компьютеров, но

никак не два, как в случае связи через стандартные порты.

Таким образом, сформулировать отличительные признаки локальной сети можно следующим

образом:

Высокая скорость передачи информации, большая пропускная способность сети.

Приемлемая скорость сейчас — не менее 10 Мбит/с.

Низкий уровень ошибок передачи (или, что тоже самое, высококачественные каналы

связи). Допустимая вероятность ошибок передачи данных должна быть порядка 10-8 — 10-12.

Эффективный, быстродействующий механизм управления обменом по сети.

Заранее четко ограниченное количество компьютеров, подключаемых к сети.

При таком определении понятно, что глобальные сети отличаются от локальных прежде

всего тем, что они рассчитаны на неограниченное число абонентов. Кроме того, они используют

(или могут использовать) не слишком качественные каналы связи и сравнительно низкую

скорость передачи. А механизм управления обменом в них не может быть гарантированно

быстрым. В глобальных сетях гораздо важнее не качество связи, а сам факт ее существования.

Нередко выделяют еще один класс компьютерных сетей — городские, региональные сети

119

(MAN, Metropolitan Area Network), которые обычно по своим характеристикам ближе к

глобальным сетям, хотя иногда все-таки имеют некоторые черты локальных сетей, например,

высококачественные каналы связи и сравнительно высокие скорости передачи. В принципе

городская сеть может быть локальной со всеми ее преимуществами.

Правда, сейчас уже нельзя провести четкую границу между локальными и глобальными

сетями. Большинство локальных сетей имеет выход в глобальную. Но характер передаваемой

информации, принципы организации обмена, режимы доступа к ресурсам внутри локальной сети,

как правило, сильно отличаются от тех, что приняты в глобальной сети. И хотя все компьютеры

локальной сети в данном случае включены также и в глобальную сеть, специфики локальной сети

это не отменяет. Возможность выхода в глобальную сеть остается всего лишь одним из ресурсов,

разделяемых пользователями локальной сети.

По локальной сети может передаваться самая разная цифровая информация: данные,

изображения, телефонные разговоры, электронные письма и т.д. Кстати, именно задача передачи

изображений, особенно полноцветных динамических, предъявляет самые высокие требования к

быстродействию сети. Чаще всего локальные сети используются для разделения (совместного

использования) таких ресурсов, как дисковое пространство, принтеры и выход в глобальную сеть,

но это всего лишь незначительная часть тех возможностей, которые предоставляют средства

локальных сетей. Например, они позволяют осуществлять обмен информацией между

компьютерами разных типов. Полноценными абонентами (узлами) сети могут быть не только

компьютеры, но и другие устройства, например, принтеры, плоттеры, сканеры. Локальные сети

дают также возможность организовать систему параллельных вычислений на всех компьютерах

сети, что многократно ускоряет решение сложных математических задач. С их помощью, как уже

упоминалось, можно управлять работой технологической системы или исследовательской

установки с нескольких компьютеров одновременно.

Однако сети имеют и довольно существенные недостатки, о которых всегда следует

помнить:

Сеть требует дополнительных, иногда значительных материальных затрат на покупку

сетевого оборудования, программного обеспечения, на прокладку соединительных кабелей и

обучение персонала.

Сеть требует приема на работу специалиста (администратора сети), который будет

заниматься контролем работы сети, ее модернизацией, управлением доступом к ресурсам,

устранением возможных неисправностей, защитой информации и резервным копированием. Для

больших сетей может понадобиться целая бригада администраторов.

Сеть ограничивает возможности перемещения компьютеров, подключенных к ней, так как

при этом может понадобиться перекладка соединительных кабелей.

Сети представляют собой прекрасную среду для распространения компьютерных вирусов,

120

поэтому вопросам защиты от них придется уделять гораздо больше внимания, чем в случае

автономного использования компьютеров. Ведь достаточно инфицировать один, и все

компьютеры сети будут поражены.

Сеть резко повышает опасность несанкционированного доступа к информации с целью ее

кражи или уничтожения. Информационная защита требует проведения целого комплекса

технических и организационных мероприятий.

Ничто не дается даром. И надо хорошо подумать, стоит ли подключать к сети все

компьютеры компании, или часть из них лучше оставить автономными. Возможно, что сеть

вообще не нужна, так как породит гораздо больше проблем, чем позволит решить.

Здесь же следует упомянуть о таких важнейших понятиях теории сетей, как абонент, сервер,

клиент.

Абонент (узел, хост, станция) — это устройство, подключенное к сети и активно

участвующее в информационном обмене. Чаще всего абонентом (узлом) сети является компьютер,

но абонентом также может быть, например, сетевой принтер или другое периферийное

устройство, имеющее возможность напрямую подключаться к сети. Далее в тексте книги вместо

термина "абонент" для простоты будет использоваться термин "компьютер".

Сервером называется абонент (узел) сети, который предоставляет свои ресурсы другим

абонентам, но сам не использует их ресурсы. Таким образом, он обслуживает сеть. Серверов в

сети может быть несколько, и совсем не обязательно, что сервер — самый мощный компьютер.

Выделенный (dedicated) сервер — это сервер, занимающийся только сетевыми задачами.

Невыделенный сервер может помимо обслуживания сети выполнять и другие задачи.

Специфический тип сервера — это сетевой принтер.

Клиентом называется абонент сети, который только использует сетевые ресурсы, но сам

свои ресурсы в сеть не отдает, то есть сеть его обслуживает, а он ей только пользуется.

Компьютер-клиент также часто называют рабочей станцией. В принципе каждый компьютер

может быть одновременно как клиентом, так и сервером.

Под сервером и клиентом часто понимают также не сами компьютеры, а работающие на них

программные приложения. В этом случае то приложение, которое только отдает ресурс в сеть,

является сервером, а то приложение, которое только пользуется сетевыми ресурсами — клиентом.

Топология локальных сетей

Под топологией (компоновкой, конфигурацией, структурой) компьютерной сети обычно

понимается физическое расположение компьютеров сети друг относительно друга и способ

соединения их линиями связи. Важно отметить, что понятие топологии относится, прежде всего, к

локальным сетям, в которых структуру связей можно легко проследить. В глобальных сетях

структура связей обычно скрыта от пользователей и не слишком важна, так как каждый сеанс

связи может производиться по собственному пути.

121

Топология определяет требования к оборудованию, тип используемого кабеля, допустимые и

наиболее удобные методы управления обменом, надежность работы, возможности расширения

сети. И хотя выбирать топологию пользователю сети приходится нечасто, знать об особенностях

основных топологий, их достоинствах и недостатках надо.

Существует три базовые топологии сети:

Шина (bus) — все компьютеры параллельно подключаются к одной линии связи.

Информация от каждого компьютера одновременно передается всем остальным компьютерам

(рис. 1.5).

Рис. 1.5. Сетевая топология шина

Звезда (star) — к одному центральному компьютеру присоединяются остальные

периферийные компьютеры, причем каждый из них использует отдельную линию связи (рис. 1.6).

Информация от периферийного компьютера передается только центральному компьютеру, от

центрального — одному или нескольким периферийным.

Рис. 1.6. Сетевая топология звезда

Кольцо (ring) — компьютеры последовательно объединены в кольцо. Передача

информации в кольце всегда производится только в одном направлении. Каждый из компьютеров

передает информацию только одному компьютеру, следующему в цепочке за ним, а получает

информацию только от предыдущего в цепочке компьютера (рис. 1.7).

122




Рис. 1.7. Сетевая топология кольцо

На практике нередко используют и другие топологии локальных сетей, однако большинство

сетей ориентировано именно на три базовые топологии.

Прежде чем перейти к анализу особенностей базовых сетевых топологий, необходимо

выделить некоторые важнейшие факторы, влияющие на физическую работоспособность сети и

непосредственно связанные с понятием топология.

Исправность компьютеров (абонентов), подключенных к сети. В некоторых случаях

поломка абонента может заблокировать работу всей сети. Иногда неисправность абонента не

влияет на работу сети в целом, не мешает остальным абонентам обмениваться информацией.

Исправность сетевого оборудования, то есть технических средств, непосредственно

подключенных к сети (адаптеры, трансиверы, разъемы и т.д.). Выход из строя сетевого

оборудования одного из абонентов может сказаться на всей сети, но может нарушить обмен

только с одним абонентом.

Целостность кабеля сети. При обрыве кабеля сети (например, из-за механических

воздействий) может нарушиться обмен информацией во всей сети или в одной из ее частей. Для

электрических кабелей столь же критично короткое замыкание в кабеле.

Ограничение длины кабеля, связанное с затуханием распространяющегося по нему сигнала.

Как известно, в любой среде при распространении сигнал ослабляется (затухает). И чем большее

расстояние проходит сигнал, тем больше он затухает (рис. 1.8). Необходимо следить, чтобы длина

кабеля сети не была больше предельной длины Lпр, при превышении которой затухание

становится уже неприемлемым (принимающий абонент не распознает ослабевший сигнал).

Рис. 1.8. Затухание сигнала при распространении по сети

Топология шина

Топология шина (или, как ее еще называют, общая шина) самой своей структурой

предполагает идентичность сетевого оборудования компьютеров, а также равноправие всех

абонентов по доступу к сети. Компьютеры в шине могут передавать только по очереди, так как

линия связи в данном случае единственная. Если несколько компьютеров будут передавать

информацию одновременно, она исказится в результате наложения (конфликта, коллизии). В

шине всегда реализуется режим так называемого полудуплексного (half duplex) обмена (в обоих

направлениях, но по очереди, а не одновременно).

В топологии шина отсутствует явно выраженный центральный абонент, через который

123

передается вся информация, это увеличивает ее надежность (ведь при отказе центра перестает

функционировать вся управляемая им система). Добавление новых абонентов в шину довольно

просто и обычно возможно даже во время работы сети. В большинстве случаев при использовании

шины требуется минимальное количество соединительного кабеля по сравнению с другими

топологиями.

Поскольку центральный абонент отсутствует, разрешение возможных конфликтов в данном

случае ложится на сетевое оборудование каждого отдельного абонента. В связи с этим сетевая

аппаратура при топологии шина сложнее, чем при других топологиях. Тем не менее из-за

широкого распространения сетей с топологией шина (прежде всего наиболее популярной сети

Ethernet) стоимость сетевого оборудования не слишком высока.

Рис. 1.9. Обрыв кабеля в сети с топологией шина

Важное преимущество шины состоит в том, что при отказе любого из компьютеров сети,

исправные машины смогут нормально продолжать обмен.

Казалось бы, при обрыве кабеля получаются две вполне работоспособные шины (рис. 1.9).

Однако надо учитывать, что из-за особенностей распространения электрических сигналов по

длинным линиям связи необходимо предусматривать включение на концах шины специальных

согласующих устройств, терминаторов, показанных на рис. 1.5 и 1.9 в виде прямоугольников. Без

включения терминаторов сигнал отражается от конца линии и искажается так, что связь по сети

становится невозможной. В случае разрыва или повреждения кабеля нарушается согласование

линии связи, и прекращается обмен даже между теми компьютерами, которые остались

соединенными между собой. Подробнее о согласовании будет изложено в специальном разделе

книги. Короткое замыкание в любой точке кабеля шины выводит из строя всю сеть.

Отказ сетевого оборудования любого абонента в шине может вывести из строя всю сеть. К

тому же такой отказ довольно трудно локализовать, поскольку все абоненты включены

параллельно, и понять, какой из них вышел из строя, невозможно.

При прохождении по линии связи сети с топологией шина информационные сигналы

ослабляются и никак не восстанавливаются, что накладывает жесткие ограничения на суммарную

длину линий связи. Причем каждый абонент может получать из сети сигналы разного уровня в

зависимости от расстояния до передающего абонента. Это предъявляет дополнительные

требования к приемным узлам сетевого оборудования.

Если принять, что сигнал в кабеле сети ослабляется до предельно допустимого уровня на

длине Lпр, то полная длина шины не может превышать величины Lпр. В этом смысле шина

124


обеспечивает наименьшую длину по сравнению с другими базовыми топологиями.

Для увеличения длины сети с топологией шина часто используют несколько сегментов

(частей сети, каждый из которых представляет собой шину), соединенных между собой с

помощью специальных усилителей и восстановителей сигналов — репитеров или повторителей

(на рис. 1.10 показано соединение двух сегментов, предельная длина сети в этом случае возрастает

до 2 Lпр, так как каждый из сегментов может быть длиной Lпр). Однако такое наращивание длины

сети не может продолжаться бесконечно. Ограничения на длину связаны с конечной скоростью

распространения сигналов по линиям связи.

Рис. 1.10. Соединение сегментов сети типа шина с помощью репитера

Топология звезда

Звезда — это единственная топология сети с явно выделенным центром, к которому

подключаются все остальные абоненты. Обмен информацией идет исключительно через

центральный компьютер, на который ложится большая нагрузка, поэтому ничем другим, кроме

сети, он, как правило, заниматься не может. Понятно, что сетевое оборудование центрального

абонента должно быть существенно более сложным, чем оборудование периферийных абонентов.

О равноправии всех абонентов (как в шине) в данном случае говорить не приходится. Обычно

центральный компьютер самый мощный, именно на него возлагаются все функции по управлению

обменом. Никакие конфликты в сети с топологией звезда в принципе невозможны, так как

управление полностью централизовано.

Если говорить об устойчивости звезды к отказам компьютеров, то выход из строя

периферийного компьютера или его сетевого оборудования никак не отражается на

функционировании оставшейся части сети, зато любой отказ центрального компьютера делает

сеть полностью неработоспособной. В связи с этим должны приниматься специальные меры по

повышению надежности центрального компьютера и его сетевой аппаратуры.

Обрыв кабеля или короткое замыкание в нем при топологии звезда нарушает обмен только с

одним компьютером, а все остальные компьютеры могут нормально продолжать работу.

В отличие от шины, в звезде на каждой линии связи находятся только два абонента:

центральный и один из периферийных. Чаще всего для их соединения используется две линии

связи, каждая из которых передает информацию в одном направлении, то есть на каждой линии

125


связи имеется только один приемник и один передатчик. Это так называемая передача точка-

точка. Все это существенно упрощает сетевое оборудование по сравнению с шиной и избавляет от

необходимости применения дополнительных, внешних терминаторов.

Проблема затухания сигналов в линии связи также решается в звезде проще, чем в случае

шины, ведь каждый приемник всегда получает сигнал одного уровня. Предельная длина сети с

топологией звезда может быть вдвое больше, чем в шине (то есть 2 Lпр), так как каждый из

кабелей, соединяющий центр с периферийным абонентом, может иметь длину Lпр.

Серьезный недостаток топологии звезда состоит в жестком ограничении количества

абонентов. Обычно центральный абонент может обслуживать не более 8—16 периферийных

абонентов. В этих пределах подключение новых абонентов довольно просто, но за ними оно

просто невозможно. В звезде допустимо подключение вместо периферийного еще одного

центрального абонента (в результате получается топология из нескольких соединенных между

собой звезд).

Звезда, показанная на рис. 1.6, носит название активной или истинной звезды. Существует

также топология, называемая пассивной звездой, которая только внешне похожа на звезду (рис.

1.11). В настоящее время она распространена гораздо более широко, чем активная звезда.

Достаточно сказать, что она используется в наиболее популярной сегодня сети Ethernet.

В центре сети с данной топологией помещается не компьютер, а специальное устройство —

концентратор или, как его еще называют, хаб (hub), которое выполняет ту же функцию, что и

репитер, то есть восстанавливает приходящие сигналы и пересылает их во все другие линии связи.

Рис. 1.11. Топология пассивная звезда и ее эквивалентная схема

Получается, что хотя схема прокладки кабелей подобна истинной или активной звезде,

фактически речь идет о шинной топологии, так как информация от каждого компьютера

одновременно передается ко всем остальным компьютерам, а никакого центрального абонента не

существует. Безусловно, пассивная звезда дороже обычной шины, так как в этом случае требуется

еще и концентратор. Однако она предоставляет целый ряд дополнительных возможностей,

связанных с преимуществами звезды, в частности, упрощает обслуживание и ремонт сети. Именно

126



поэтому в последнее время пассивная звезда все больше вытесняет истинную шину, которая

считается малоперспективной топологией.

Можно выделить также промежуточный тип топологии между активной и пассивной

звездой. В этом случае концентратор не только ретранслирует поступающие на него сигналы, но и

производит управление обменом, однако сам в обмене не участвует (так сделано в сети 100VG-

AnyLAN).

Большое достоинство звезды (как активной, так и пассивной) состоит в том, что все точки

подключения собраны в одном месте. Это позволяет легко контролировать работу сети,

локализовать неисправности путем простого отключения от центра тех или иных абонентов (что

невозможно, например, в случае шинной топологии), а также ограничивать доступ посторонних

лиц к жизненно важным для сети точкам подключения. К периферийному абоненту в случае

звезды может подходить как один кабель (по которому идет передача в обоих направлениях), так и

два (каждый кабель передает в одном из двух встречных направлений), причем последнее

встречается гораздо чаще.

Общим недостатком для всех топологий типа звезда (как активной, так и пассивной) является

значительно больший, чем при других топологиях, расход кабеля. Например, если компьютеры

расположены в одну линию (как на рис. 1.5), то при выборе топологии звезда понадобится в

несколько раз больше кабеля, чем при топологии шина. Это существенно влияет на стоимость

сети в целом и заметно усложняет прокладку кабеля.

Топология кольцо

Кольцо — это топология, в которой каждый компьютер соединен линиями связи с двумя

другими: от одного он получает информацию, а другому передает. На каждой линии связи, как и в

случае звезды, работает только один передатчик и один приемник (связь типа точка-точка). Это

позволяет отказаться от применения внешних терминаторов.

Важная особенность кольца состоит в том, что каждый компьютер ретранслирует

(восстанавливает, усиливает) приходящий к нему сигнал, то есть выступает в роли репитера.

Затухание сигнала во всем кольце не имеет никакого значения, важно только затухание между

соседними компьютерами кольца. Если предельная длина кабеля, ограниченная затуханием,

составляет Lпр, то суммарная длина кольца может достигать NLпр, где N — количество

компьютеров в кольце. Полный размер сети в пределе будет NLпр/2, так как кольцо придется

сложить вдвое. На практике размеры кольцевых сетей достигают десятков километров (например,

в сети FDDI). Кольцо в этом отношении существенно превосходит любые другие топологии.

Четко выделенного центра при кольцевой топологии нет, все компьютеры могут быть

одинаковыми и равноправными. Однако довольно часто в кольце выделяется специальный

абонент, который управляет обменом или контролирует его. Понятно, что наличие такого

единственного управляющего абонента снижает надежность сети, так как выход его из строя сразу

127

же парализует весь обмен.

Строго говоря, компьютеры в кольце не являются полностью равноправными (в отличие,

например, от шинной топологии). Ведь один из них обязательно получает информацию от

компьютера, ведущего передачу в данный момент, раньше, а другие — позже. Именно на этой

особенности топологии и строятся методы управления обменом по сети, специально рассчитанные

на кольцо. В таких методах право на следующую передачу (или, как еще говорят, на захват сети)

переходит последовательно к следующему по кругу компьютеру. Подключение новых абонентов в

кольцо выполняется достаточно просто, хотя и требует обязательной остановки работы всей сети

на время подключения. Как и в случае шины, максимальное количество абонентов в кольце может

быть довольно велико (до тысячи и больше). Кольцевая топология обычно обладает высокой

устойчивостью к перегрузкам, обеспечивает уверенную работу с большими потоками

передаваемой по сети информации, так как в ней, как правило, нет конфликтов (в отличие от

шины), а также отсутствует центральный абонент (в отличие от звезды), который может быть

перегружен большими потоками информации.

Рис. 1.12. Сеть с двумя кольцами

Сигнал в кольце проходит последовательно через все компьютеры сети, поэтому выход из

строя хотя бы одного из них (или же его сетевого оборудования) нарушает работу сети в целом.

Это существенный недостаток кольца.

Точно так же обрыв или короткое замыкание в любом из кабелей кольца делает работу всей

сети невозможной. Из трех рассмотренных топологий кольцо наиболее уязвимо к повреждениям

кабеля, поэтому в случае топологии кольца обычно предусматривают прокладку двух (или более)

параллельных линий связи, одна из которых находится в резерве.

Иногда сеть с топологией кольцо выполняется на основе двух параллельных кольцевых

линий связи, передающих информацию в противоположных направлениях (рис. 1.12). Цель

подобного решения — увеличение (в идеале — вдвое) скорости передачи информации по сети. К

тому же при повреждении одного из кабелей сеть может работать с другим кабелем (правда,

предельная скорость уменьшится).

Другие топологии

128


Кроме трех рассмотренных базовых топологий нередко применяется также сетевая

топология дерево (tree), которую можно рассматривать как комбинацию нескольких звезд.

Причем, как и в случае звезды, дерево может быть активным или истинным (рис. 1.13) и

пассивным (рис. 1.14). При активном дереве в центрах объединения нескольких линий связи

находятся центральные компьютеры, а при пассивном — концентраторы (хабы).

Рис. 1.13. Топология активное дерево

Рис. 1.14. Топология пассивное дерево. К — концентраторы

Довольно часто применяются комбинированные топологии, среди которых наиболее

распространены звездно-шинная (рис. 1.15) и звездно-кольцевая (рис. 1.16).

Рис. 1.15. Пример звездно-шинной топологии

129





Рис. 1.16. Пример звездно-кольцевой топологии

В звездно-шинной (star-bus) топологии используется комбинация шины и пассивной звезды.

К концентратору подключаются как отдельные компьютеры, так и целые шинные сегменты. На

самом деле реализуется физическая топология шина, включающая все компьютеры сети. В данной

топологии может использоваться и несколько концентраторов, соединенных между собой и

образующих так называемую магистральную, опорную шину. К каждому из концентраторов при

этом подключаются отдельные компьютеры или шинные сегменты. В результате получается

звездно-шинное дерево. Таким образом, пользователь может гибко комбинировать преимущества

шинной и звездной топологий, а также легко изменять количество компьютеров, подключенных к

сети. С точки зрения распространения информации данная топология равноценна классической

шине.

В случае звездно-кольцевой (star-ring) топологии в кольцо объединяются не сами

компьютеры, а специальные концентраторы (изображенные на рис. 1.16 в виде прямоугольников),

к которым в свою очередь подключаются компьютеры с помощью звездообразных двойных линий

связи. В действительности все компьютеры сети включаются в замкнутое кольцо, так как внутри

концентраторов линии связи образуют замкнутый контур (как показано на рис. 1.16). Данная

топология дает возможность комбинировать преимущества звездной и кольцевой топологий.

Например, концентраторы позволяют собрать в одно место все точки подключения кабелей сети.

Если говорить о распространении информации, данная топология равноценна классическому

кольцу.

В заключение надо также сказать о сеточной топологии (mesh), при которой компьютеры

связываются между собой не одной, а многими линиями связи, образующими сетку (рис. 1.17).

130




Рис. 1.17. Сеточная топология: полная (а) и частичная (б)

В полной сеточной топологии каждый компьютер напрямую связан со всеми остальными

компьютерами. В этом случае при увеличении числа компьютеров резко возрастает количество

линий связи. Кроме того, любое изменение в конфигурации сети требует внесения изменений в

сетевую аппаратуру всех компьютеров, поэтому полная сеточная топология не получила широкого

распространения.

Частичная сеточная топология предполагает прямые связи только для самых активных

компьютеров, передающих максимальные объемы информации. Остальные компьютеры

соединяются через промежуточные узлы. Сеточная топология позволяет выбирать маршрут для

доставки информации от абонента к абоненту, обходя неисправные участки. С одной стороны, это

увеличивает надежность сети, с другой же – требует существенного усложнения сетевой

аппаратуры, которая должна выбирать маршрут.

Многозначность понятия топологии

Топология сети указывает не только на физическое расположение компьютеров, как часто

считают, но, что гораздо важнее, на характер связей между ними, особенности распространения

информации, сигналов по сети. Именно характер связей определяет степень отказоустойчивости

сети, требуемую сложность сетевой аппаратуры, наиболее подходящий метод управления

обменом, возможные типы сред передачи (каналов связи), допустимый размер сети (длина линий

связи и количество абонентов) необходимость электрического согласования и многое другое.

Более того, физическое расположение компьютеров, соединяемых сетью, почти не влияет на

выбор топологии. Как бы ни были расположены компьютеры, их можно соединить с помощью

любой заранее выбранной топологии (рис. 1.18).

131


Рис. 1.18. Примеры использования разных топологий

В том случае, если соединяемые компьютеры расположены по контуру круга, они могут

соединяться, как звезда или шина. Когда компьютеры расположены вокруг некоего центра, их

допустимо соединить с помощью топологий шина или кольцо.

Наконец когда компьютеры расположены в одну линию, они могут соединяться звездой или

кольцом. Другое дело, какова будет требуемая длина кабеля.

Строго говоря, в литературе при упоминании о топологии сети, авторы могут подразумевать

четыре совершенно разные понятия, относящиеся к различным уровням сетевой архитектуры:

Физическая топология (географическая схема расположения компьютеров и прокладки

кабелей). В этом смысле, например, пассивная звезда ничем не отличается от активной, поэтому ее

нередко называют просто звездой.

Логическая топология (структура связей, характер распространения сигналов по сети). Это

наиболее правильное определение топологии.

Топология управления обменом (принцип и последовательность передачи права на захват

сети между отдельными компьютерами).

Информационная топология (направление потоков информации, передаваемой по сети).

132

Например, сеть с физической и логической топологией шина может в качестве метода

управления использовать эстафетную передачу права захвата сети (быть в этом смысле кольцом) и

одновременно передавать всю информацию через выделенный компьютер (быть в этом смысле

звездой). Или сеть с логической топологией шина может иметь физическую топологию звезда

(пассивная) или дерево (пассивное).

Сеть с любой физической топологией, логической топологией, топологией управления

обменом может считаться звездой в смысле информационной топологии, если она построена на

основе одного сервера и нескольких клиентов, общающихся только с этим сервером. В данном

случае справедливы все рассуждения о низкой отказоустойчивости сети к неполадкам центра

(сервера). Точно так же любая сеть может быть названа шиной в информационном смысле, если

она построена из компьютеров, являющихся одновременно как серверами, так и клиентами. Такая

сеть будет мало чувствительна к отказам отдельных компьютеров.

Заканчивая обзор особенностей топологий локальных сетей, необходимо отметить, что

топология все-таки не является основным фактором при выборе типа сети. Гораздо важнее,

например, уровень стандартизации сети, скорость обмена, количество абонентов, стоимость

оборудования, выбранное программное обеспечение. Но, с другой стороны, некоторые сети

позволяют использовать разные топологии на разных уровнях. Этот выбор уже целиком ложится

на пользователя, который должен учитывать все перечисленные в данном разделе соображения.

Сетевым протоколом называется набор правил, позволяющий осуществлять

соединение и обмен данными между двумя и более включёнными в сеть

компьютерами.Фактически разные протоколы зачастую описывают лишь разные стороны одного

типа связи; взятые вместе, они образуют так называемый стек протоколов. Названия <протокол> и

<стек протоколов> также указывают на программное обеспечение, которым реализуется протокол

Уровни протоколов

Наиболее распространённой системой классификации сетевых протоколов является так

называемая модель OSI. В соответствии с ней протоколы делятся на 7 уровней по своему

назначению - от физического (формирование и распознавание электрических или других

сигналов) до прикладного (API для передачи информации приложениями):

Прикладной уровень (Application layer). Верхний (7-й) уровень модели, обеспечивает

взаимодействие сети и пользователя. Уровень разрешает приложениям пользователя доступ к

сетевым службам, таким как обработчик запросов к базам данных, доступ к файлам, пересылке

электронной почты. Также отвечает за передачу служебной информации, предоставляет

приложениям информацию об ошибках и формирует запросы к уровню представления. Пример:

HTTP, POP3, SMTP.

Уровень представления (Presentation layer). 6-й уровень отвечает за преобразование

протоколов и кодирование/декодирование данных. Запросы приложений, полученные с уровня

133

приложений, он преобразует в формат для передачи по сети, а полученные из сети данные

преобразует в формат, понятный приложениям. На уровне представления может осуществляться

сжатие/распаковка или кодирование/декодирование данных, а также перенаправление запросов

другому сетевому ресурсу, если они не могут быть обработаны локально.

Сеансовый уровень (Session layer). 5-й уровень модели отвечает за поддержание сеанса

связи, что позволяет приложениям взаимодействовать между собой длительное время. Сеансовый

уровень управляет созданием/завершением сеанса, обменом информацией, синхронизацией задач,

определением права на передачу данных и поддержанием сеанса в периоды неактивности

приложений. Синхронизация передачи обеспечивается помещением в поток данных контрольных

точек, начиная с которых возобновляется процесс при нарушении взаимодействия.

Транспортный уровень (Transport layer). 4-й уровень модели, предназначен для доставки

данных без ошибок, потерь и дублирования в той последовательности, как они были переданы.

При этом неважно, какие данные передаются, откуда и куда, то есть он предоставляет сам

механизм передачи. Блоки данных он разделяет на фрагменты, размер которых зависит от

протокола, короткие объединяет в один, а длинные разбивает. Протоколы этого уровня

предназначены для взаимодействия типа точка-точка. Пример: TCP, UDP

Сетевой уровень (Network layer). 3-й уровень сетевой модели OSI, предназначен для

определения пути передачи данных. Отвечает за трансляцию логических адресов и имён в

физические, определение кратчайших маршрутов, коммутацию и маршрутизацию, отслеживание

неполадок и заторов в сети. На этом уровне работает такое сетевое устройство, как

маршрутизатор.

Канальный уровень (Data Link layer). Этот уровень предназначен для обеспечения

взаимодействия сетей на физическом уровне и контроля за ошибками, которые могут возникнуть.

Данные, полученные с физического уровня, он упаковывает во фреймы, проверяет на целостность,

если нужно исправляет ошибки и отправляет на сетевой уровень. Канальный уровень может

взаимодействовать с одним или несколькими физическими уровнями, контролируя и управляя

этим взаимодействием. Спецификация IEEE 802 разделяет этот уровень на 2 подуровня - MAC

(Media Access Control) регулирует доступ к разделяемой физической среде, LLC (Logical Link

Control) обеспечивает обслуживание сетевого уровня. На этом уровне работают коммутаторы,

мосты. В программировании этот уровень представляет драйвер сетевой платы, в операционных

системах имеется программный интерфейс взаимодействия канального и сетевого уровней между

собой, это не новый уровень, а просто реализация модели для конкретной ОС. Примеры таких

интерфейсов: ODI, NDIS

Физический уровень (Physical layer). Самый нижний уровень модели, предназначен

непосредственно для передачи потока данных. Осуществляет передачу электрических или

оптических сигналов в кабель или в радиоэфир и соответственно их приём и преобразование в

134

биты данных в соответствии с методами кодирования цифровых сигналов. Другими словами,

осуществляет интерфейс между сетевым носителем и сетевым устройством. На этом уровне

работают концентраторы (хабы), повторители (ретрансляторы) сигнала и медиаконверторы.

Функции физического уровня реализуются на всех устройствах, подключенных к сети. Со

стороны компьютера функции физического уровня выполняются сетевым адаптером или

последовательным портом.

В основном используются протокол TCP/IP

Определение:

Transmission Control Protocol/Internet Protocol, TCP/IP (Протокол управления

передачей/Протокол Интернета)

Большинство операционных систем сетевых серверов и рабочих станций поддерживает

TCP/IP, в том числе серверы NetWare, все системы Windows, UNIX, последние версии Mac OS,

системы OpenMVS и z/OS компании IBM, а также OpenVMS компании DEC. Кроме того,

производители сетевого оборудования создают собственное системное программное обеспечение

для TCP/IP, включая средства повышения производительности устройств. Стек TCP/IP изначально

применялся на UNIX-системах, а затем быстро распространился на многие другие типы сетей.

Протоколы локальных сетей

Протоколы локальных сетей

IPX/SPX;

NetBEUI;

AppleTalk;

TCP/IP;

SNA;

DLC;

DNA;

Свойства протоколов локальной сети

В основном протоколы локальных сетей имеют такие же свойства, как и Другие

коммуникационные протоколы, однако некоторые из них были разработаны давно, при создании

первых сетей, которые работали медленно, были ненадежными и более подверженными

электромагнитным и радиопомехам. Поэтому для современных коммуникаций некоторые

протоколы не вполне пригодны. К недостаткам таких протоколов относится слабая защита от

ошибок или избыточный сетевой трафик. Кроме того, определенные протоколы были созданы для

небольших локальных сетей и задолго до появления современных корпоративных сетей с

развитыми средствами маршрутизации.

Протоколы локальных сетей должны иметь следующие основные характеристики:

обеспечивать надежность сетевых каналов;

135

обладать высоким быстродействием;

обрабатывать исходные и целевые адреса узлов;

соответствовать сетевым стандартам, в особенности - стандарту IEEE 802.

В основном все протоколы, рассматриваемые в этой главе, соответствуют перечисленным

требованиям, однако, как вы узнаете позднее, у одних протоколов возможностей больше, чем у

других.

В таблице перечислены протоколы локальных сетей и операционные системы, с которыми

эти протоколы могут работать. Далее в главе указаны протоколы и системы (в частности,

операционные системы серверов и хост компьютеров) будут описаны подробнее.

Таблица Протоколы локальных сетей и сетевые операционные системы

Протокол Соответствующая операционная система

IPX/SPX Novell NetWare

NetBEUI Первые версии операционных систем Microsoft Windows

AppleTalk Apple Macintosh

TCP/IP UNIX, Novel NetWare, современные версии операционных систем

Microsoft Windows, операционные системы мэйнфреймов IBM

SNA Операционные системы мэйнфреймов и миникомпьютеров IBM

DLC Клиентские системы, взаимодействующие с мэйнфреймами IBM,

настроенными на работу с протоколом SNA

Понятие протокола Интернет

Очевидно, что рано или поздно компьютеры, расположенные в разных точках земного шара,

по мере увеличения своего количества должны были обрести некие средства общения. Такими

средствами стали компьютерные сети. Сети бывают локальными и глобальными. Локальная сеть -

это сеть, объединяющая компьютеры, географически расположенные на небольшом расстоянии

друг от друга - например, в одном здании. Глобальные сети служат для соединения сетей и

компьютеров, которых разделяют большие расстояния - в сотни и тысячи километров. Интернет

относится к классу глобальных сетей.

Простое подключение одного компьютера к другому - шаг, необходимый для создания сети,

но не достаточный. Чтобы начать передавать информацию, нужно убедиться, что компьютеры

"понимают" друг друга. Как же компьютеры "общаются" по сети? Чтобы обеспечить эту

возможность, были разработаны специальные средства, получившие название "протоколы".

Протокол - это совокупность правил, в соответствии с которыми происходит передача

информации через сеть. Понятие протокола применимо не только к компьютерной индустрии.

Даже те, кто никогда не имел дела с Интернетом, скорее всего работали в повседневной жизни с

какими-либо устройствами, функционирование которых основано на использовании протоколов.

136

Так, обычная телефонная сеть общего пользования тоже имеет свой протокол, который позволяет

аппаратам, например, устанавливать факт снятия трубки на другом конце линии или распознавать

сигнал о разъединении и даже номер звонящего.

Исходя из этой естественной необходимости, миру компьютеров потребовался единый язык

(то есть протокол), который был бы понятен каждому из них.

Основные протоколы используемые в работе Интернет:

TCP/IP

POP3

SMTP

FTP

HTTP

IMAP4

WAIS

Gorpher

WAP

Краткое описание протоколов Интернет

TCP/IP

Над созданием протоколов, необходимых для существования глобальной сети, трудились

лучшие умы человечества. Одним из них был Винтон Серф (Vinton G. Cerf). Сейчас этого

человека называют "отцом Интернета". В 1997 году Президент США Билл Клинтон наградил

Винтона Серфа и его коллегу Роберта Кана (Robert E. Kahn) Национальной медалью за заслуги в

области технологии, отметив их вклад в становление и развитие Интернета. Ныне Винтон Серф

занимает пост старшего вице-президента по Интернет-архитектуре в корпорации MCI WorldCom

Inc.

В 1972 году группа разработчиков под руководством Винтона Серфа разработала протокол

TCP/IP - Transmission Control Protocol/Internet Protocol (Протокол управления передачей/Протокол

Интернета).

Эксперимент по разработке этого протокола проводился по заказу Министерства обороны

США. Данный проект получил название ARPANet (Advanced Research Projects Agency Network -

Сеть агентства важных исследовательских проектов). Очевидно, что в обстановке войны, когда

необходимость в обмене информацией встает как никогда остро, возникает проблема

непредсказуемости состояния пути, по которому будет передана та или иная информация - любой

из узлов передачи в любой момент может быть выведен из строя противником. Поэтому главной

задачей при разработке сетевого протокола являлась его "неприхотливость" - он должен был

работать с любым сетевым окружением и, кроме того, обладать гибкостью в выборе маршрута при

доставке информации.

137

Позже TCP/IP перерос свое изначальное предназначение и стал основой стремительно

развивавшейся глобальной сети, ныне известной как Интернет, а также небольших сетей,

использующих технологии Интернета - интранет. Стандарты TCP/IP являются открытыми и

непрерывно совершенствуются.

На самом деле TCP/IP является не одним протоколом, а целым набором протоколов,

работающих совместно. Он состоит из двух уровней. Протокол верхнего уровня, TCP, отвечает за

правильность преобразования сообщений в пакеты информации, из которых на приемной стороне

собирается исходное послание. Протокол нижнего уровня, IP, отвечает за правильность доставки

сообщений по указанному адресу. Иногда пакеты одного сообщения могут доставляться разными

путями.

Схема функционирования протокола TCP/IP:

HTTP

Протокол HTTP (Hypertext Transfer Protocol - Протокол передачи гипертекста) является 138

протоколом более высокого уровня по отношению к протоколу TCP/IP - протоколом уровня

приложения. HTTP был разработан для эффективной передачи по Интернету Web-страниц.

Именно благодаря HTTP мы имеем возможность созерцать страницы Сети во всем великолепии.

Протокол HTTP является основой системы World Wide Web.

Вы отдаете команды HTTP, используя интерфейс броузера, который является HTTP-

клиентом. При щелчке мышью на ссылке броузер запрашивает у Web-сервера данные того

ресурса, на который указывает ссылка - например, очередной Web-страницы.

Чтобы текст, составляющий содержимое Web-страниц, отображался на них определенным

образом - в соответствии с замыслом создателя страницы - он размечается с помощью особых

текстовых меток - тегов языка разметки гипертекста (HyperText Markup Language, HTML).

Адреса ресурсов Интернета, к которым вы обращаетесь по протоколу HTTP, выглядит

примерно следующим образом: http://www.tut.by

FTP

Протокол FTP (File Transfer Protocol - Протокол передачи файлов) специально разработан для

передачи файлов по Интернету. Позже мы поговорим о нем подробно. Сейчас скажем лишь о том,

что адрес FTP-ресурса в Интернете выглядит следующим образом: ftp://ftp.netscape.com

TELNET

С помощью этого протокола вы можете подключиться к удаленному компьютеру как

пользователь (если наделены соответствующими правами, то есть знаете имя пользователя и

пароль) и производить действия над его файлами и приложениями точно так же, как если бы

работали на своем компьютере.

Telnet является протоколом эмуляции терминала. Работа с ним ведется из командной строки.

Если вам нужно воспользоваться услугами этого протокола, не стоит рыскать по дебрям

Интернета в поисках подходящей программы. Telnet-клиент поставляется, например, в комплекте

Windows 98.

Чтобы дать команду клиенту Telnet соединиться с удаленным компьютером, подключитесь к

Интернету, выберите в меню Пуск (Start) команду Выполнить (Run) и наберите в строке ввода,

например, следующее: telnet lib.ru

(Вместо lib.ru вы, разумеется, можете ввести другой адрес.) После этого запустится

программа Telnet, и начнется сеанс связи.

WAIS

WAIS расшифровывается как Wide-Area Information Servers. Этот протокол был разработан

для поиска информации в базах данных. Информационная система WAIS представляет собой

систему распределенных баз данных, где отдельные базы данных хранятся на разных серверах.

Сведения об их содержании и расположении хранятся в специальной базе данных - каталоге

серверов. Просмотр информационных ресурсов осуществляется с помощью программы - клиента

139

WAIS.

Поиск информации ведется по ключевым словам, которые задает пользователь. Эти слова

вводятся для определенной базы данных, и система находит все соответствующие им фрагменты

текста на всех серверах, где располагаются данные этой базы. Результат представляется в виде

списка ссылок на документы с указанием того, насколько часто встречается в данном документе

искомое слово и все искомые слова в совокупности.

Даже в наши дни, когда систему WAIS можно считать морально устаревшей, специалисты во

многих областях при проведении научных исследований тем не менее обращаются к ней в поисках

специфической информации, которую не могут найти традиционными средствами.

Адрес ресурса WAIS в Интернете выглядит примерно так: wais://site.edu

Gorpher

Протокол Gopher - протокол уровня приложения, разработанный в 1991 году. До

повсеместного распространения гипертекстовой системы World Wide Web Gopher использовался

для извлечения информации (в основном текстовой) из иерархической файловой структуры.

Gopher был провозвестником WWW, позволявшим с помощью меню передвигаться от одной

страницы к другой, постепенно сужая круг отображаемой информации. Программы-клиенты

Gopher имели текстовый интерфейс. Однако пункты меню Gopher могли указывать и не только на

текстовые файлы, но также, например, на telnet-соединения или базы данных WAIS.

Gopher переводится как "суслик", что отражает славное университетское прошлое

разработчиков этой системы. Студенческие спортивные команды Университета Миннесоты

носили название Golden Gophers ("Золотые суслики").

Сейчас ресурсы Gopher можно просматривать с помощью обычного Web-броузера, так как

современные броузеры поддерживают этот протокол.

Адреса информационных ресурсов Gopher имеют примерно следующий вид:

gopher://gopher.tc.umn.edu

WAP

WAP (Wireless Application Protocol) был разработан в 1997 году группой компаний Ericsson,

Motorola, Nokia и Phone.com (бывшей Unwired Planet) для того, чтобы предоставить доступ к

службам Интернета пользователям беспроводных устройств - таких, как мобильные телефоны,

пейджеры, электронные органайзеры и др., использующих различные стандарты связи.

К примеру, если ваш мобильный телефон поддерживает протокол WAP, то, набрав на его

клавиатуре адрес нужной Web-страницы, вы можете увидеть ее (в упрощенном виде) прямо на

дисплее телефона. В настоящее время подавляющее большинство производителей устройств уже

перешли к выпуску моделей с поддержкой WAP, который также продолжает совершенствоваться.

ЛИТЕРАТУРА:

140

1. Пятибратов А. Вычислительные системы, сети и телекоммуникации - М., Финансы и

статистика, 2002.

2. Каган Б.М. Электронные вычислительные машины и систе-мы.- М.: Энергоатомиздат,

1991.

3. Нортон П., Гудмен Д. Внутренний мир персональных ком-пьютеров, 8-е издание.

Избранное от Питера Нортона: Пер. с англ. - К.: Издательство "ДиаСофт", 1999.-584 с.

4. Таненбаум Э.С. Архитектура компьютера, 4-е издание - С-Пб.:"Питер- пресс", 2002. -704с.

5. Столингс У. Структурная организация и архитектура компь-ютерных систем, 5-е

изданеие. - М.: Изд. дом Вильямс, 2002. - 896с.

6. Корнеев В.В., Киселев А.В. Современные микропроцессоры. - М.: "Нолидж", 2000.-

320с., ил.

7. Корнеев В.В. Параллельные вычислительные системы. - М.: "Нолидж", 1999.- 320с., ил.

8. .Егунов В.А. Системы памяти. Учебное пособие; ВолгГТУ, 2000 г. 16.Murdocca M., Heuring

V. Principles Of Computer Architecture, 1999., Pren-tice

9. Цилькер Б. Я., Орлов С. А. Организация ЭВМ и систем. Учебник для вузов. – СПб.: Питер,

2004. - 668 с.

10. Хамахер К., Вранешич З., Заки С. Организация ЭВМ. 5-е изд. – СПб., Питер, 2003. – 848 с.

11. М. Гук, Аппаратные средства IBM PC. Энциклопедия. – СПб., Пи-тер,

2001. – 928 с.

12. Павлов В.П. Организация ЭВМ и систем. – Самара: СГАУ, 2000. –182с.

Дополнительная литература

1. М. Гук. Процессоры intel от 8086 до Pentium 2. Архитектура, интер-фейс,

программирование. – СПб.: Питер, 1997. – 222 с.

2. Фролов А.В., Фролов Г.В. Аппаратное обеспечение персонального компьютера. М.: Диалог

– Мифи, 1997.- 304 с.

3. М. Гук. Процессоры Pentium 2, Pentium Pro и просто Pentium. Архи-тектура, интерфейс,

программирование. – СПб.: Питер, 1999.– 288 с.

4. Корнеев В.В., Киселев А.В. Современные микропроцессоры. – М.: Нолидж, 2000. – 320с.

141

dep_ivs.pnzgu.rudep_ivs.pnzgu.ru/files/dep_ivs.pnzgu.ru/kurs_lekciy_discipl… · Web...

Documents

Transcript of dep_ivs.pnzgu.rudep_ivs.pnzgu.ru/files/dep_ivs.pnzgu.ru/kurs_lekciy_discipl… · Web...