Sequentiële schakelingen n Toestand uitgang bepaald door: –ingangen; –vorige toestand uitgang.
39
Sequentiële schakelingen Toestand uitgang bepaald door: – ingangen; – vorige toestand uitgang
-
Upload
estefania-bickerton -
Category
Documents
-
view
221 -
download
1
Transcript of Sequentiële schakelingen n Toestand uitgang bepaald door: –ingangen; –vorige toestand uitgang.
Sequentiële schakelingen
Toestand uitgang bepaald door:– ingangen;– vorige toestand uitgang
Flipflops/latches
Set-Reset latch D-latch D-flipflop JK-flipflop
Set-Reset latch
set
reset
set reset Q Q operatie
0 0
0 1
1 0
1 1
0
0
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1
1 0
1 1
0
0
1
1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1
1 0
1 1
0
1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0
1 1
0
1
1
1 0
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1
1
0
0
1
1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1
1
1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1
1
1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1
1
1
1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1 1 0
1
1
1
1 0
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1 0 1
1
1
0
0 1
Set-Reset latch
set
reset
set reset Q Q operatie
0 0 1 1 strijdig
0 1 1 0 set
1 0 0 1 reset
1 1 q q memory
1
1
q
q
set
Set-Reset latch
reset
set reset Q Q operatie
1 1 0 set
1 0 1 reset
1 1 q q memory
1
1
q
q
set
D-latch
reset
EDataQQ operatie
1 1
1 0
0 x
set
D-latch
reset
EDataQQ operatie
1 1
1 0
0 x
1
11
1
0
0
set
D-latch
reset
EDataQQ operatie
1 1 1 0 set
1 0
0 x
1
11
1
0
0
0
1
set
D-latch
reset
EDataQQ operatie
1 1 1 0 set
1 0
0 x
0
1
1
0
set
D-latch
reset
EDataQQ operatie
1 1 1 0 set
1 0 0 1 reset
0 x
0
1
1
0
1
1
0
0
set
D-latch
reset
EDataQQ operatie
1 1 1 0 set
1 0 0 1 reset
0 x
x
0
set
D-latch
reset
EDataQQ operatie
1 1 10 set
1 0 01reset
0 x q q memory
x
0
1
1
D-flipflop
CLOCKDataQQ operatie
1 1 0load ‘1’ 0 0 1load ‘0’ x q q memory
edge
Flank- of edgetriggered Kloksignaal
time
positive edge negative edge
level
Twee manieren van “triggeren”
“level triggered”: latches “edge triggered”: flipflops
JK-flipflop
J K Q A B D Qna klokpuls operatie
0 0 q
0 1 q
1 0 q
1 1 q
CLOCK
J
K
&
&
1
1
1D
C1
1J
1K
Q
Q
J
K
C1CLKD
B
A
JK-flipflop
J K Q A B D Qna klokpuls operatie
0 0 q
0 1 q
1 0 q
1 1 q
CLOCK
J
K
&
&
1
1
1D
C1
1J
1K
Q
Q
J
K
C1CLK0
0
q
q
B
A
D
JK-flipflop
J K Q D Qna klokpuls operatie
0 0 q q q memory
0 1 q
1 0 q
1 1 q
CLOCK
J
K
&
&
1
1
1D
C1
1J
1K
Q
Q
J
K
C1CLK0
0
q
q
0
q
q
1
JK-flipflop
J K Q D Qna klokpuls operatie
0 0 q q q memory
0 1 q
1 0 q
1 1 q
CLOCK
J
K
&
&
1
1
1D
C1
1J
1K
Q
Q
J
K
C1CLK1
1
q
q
?
?
?
JK-flipflop
J K Q DQna klokpuls operatie
0 0 q q q memory
0 1 q
1 0 q
1 1 q q q toggle
CLOCK
J
K
&
&
1
1
1D
C1
1J
1K
Q
Q
J
K
C1CLK1
1
q
q
0
q
q
Frequentiedeler
1 1J
1K
C1
Q
1
1 1J
1K
C1
Q
1
1 1J
1K
C1
Q
1
1 1J
1K
C1
Q
1
CLOCK
Q0 Q1 Q2 Q3
Q3
CLOCK
Q2
Q1
Q0
Pauze
13.30 uur vervolg college over:
• DRAM
• SRAM
Static RAM cell (SRAM)
Static RAM cell (SRAM)
5 Volt
0 Volt
5 V
1 k
1 M
5 Volt
0 Volt
0 V
1 k
1
Static RAM cell (SRAM)
Dynamic RAM cell (DRAM)
10-15 F
16 Megabit DRAM (4M *4)
Pin configuration 16 M-bit DRAM
512 * 512 *1* 8262.144 * 8 bits 256 kByte DRAM
The Memory Hierarchy
Edge triggered flipflops
SRAM
DRAM
