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제 장 조합논리회로4 (Combinational Logic Circuits)

조합논리회로- :

출력은 입력의 현재 값에 의하여 결정됨

특성이 없다memory .

곱의 합 형식4-1 ( SOP, Sum of Products )

형식(1) SOP : standard form

예- : (a) ABC + A'BC'

(b) AB + A'BC' + C'D' + D

개 이상의 항을 결과들을 입력2 AND ORing ==> AND OR

각 입력은 혹은 형태로 사용normal inverted

형식 합의 곱(2) POS ( , Product of sums) : standard form

예- : (a) (A + B' + C)(A + C)

(b) (A + B)(C' + D)F

개 이상의 항을2 OR ANDing

또는(3) minterm standard product

개의 변수는n 0 - 2n-1의 값을 갖는 2n개의 을 가짐minterm

각 은 모든 입력변수 에 대하여minterm (normal/inverted) AND

또는(4) maxterm standard sum

개의 변수는n 0 - 2n-1의 값을 갖는 2n개의 을 가짐maxterm

각 은 모든 입력변수 에 대하여maxterm (normal/inverted) OR

변수에 대한 과

x y zMinterms

기호term

Maxterms

기호term

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

x'y'z' m0

x'y'z m1

x'yz' m2

x'yz m3

xy'z' m4

xy'z m5

xyz' m6

xyz m7

x+y+z M0

x+y+z' M1

x+y'+z M2

x+y'+z' M3

x'+y+z M4

x'+y+z' M5

x'+y'+z M6

x'+y'+z' M7

과 의 관계* minterm maxterm

mj' = Mj (m3)' = (x'yz)' = x+y'+z' = M3

부울함수를(5) Canonical form : sum of minterms

혹은 로 표현product of maxterms

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(a) sum of minterms

f1 = x'y' + xy' = m0 + m2

f2 = x'y'z + xyz' + xyz = m1 + m6 + m7

f3 = a'b'cd + a'bc'd + ab'cd' + abcd' = m3 + m5 + m10 + m14

f1(x,y) = (0, 2)∑

f2(x,y,z) = (1, 6, 7)∑

f3(a,b,c,d) = (3, 5, 10, 14)∑

(b) product of maxterms

f1 = (x+y+z)(x+y'+z)(x'+y'+z) = M0M2M6

f2 = (a+b+c+d')(a+b'+c+d) (a'+b+c+d') (a'+b'+c+d)

= M1M4M9M12

f1(x,y,z) = (0, 2, 6)∏

f2(a,b,c,d) = (1,4 , 9, 12)∏

의 상호 변환(6) canonical form

f1 = x'y'z+xyz'+xyz = m1+m6+m7

f1'= x'y'z'+ x'yz'+ x'yz+ xy'z'+ xy'z

f1 = (f1')' = ( x'y'z'+ x'yz'+ x'yz+ xy'z'+ xy'z)'

= (x+y+z)(x+y'+z)(x+y'+z')(x'+y+z)(x'+y+z')

= M0M2M3M4M5

f2 = m0 + m2 + m5 + m6

= M1M3M4M7

과 의 변환(7) Standard form canonical form

f1 = x + y'z = (x+y')(x+z)

= (x+y'+zz')(x+z+yy')

= (x+y'+z)(x+y'+z')(x+y+z)(x+y'+z)

= (x+y'+z)(x+y'+z')(x+y+z) = M0M2M3 ; POM

f1 = x+y'z = x(y+y')(z+z') + (x+x')y'z

= xyz + xyz' + xy'z + xy'z' + xy'z + x'y'z

= m7+m6+m5+m4+m1 ; SOM

f2 = (a + c')(a + b') = aa+ ab'+ ac' + c'b'

= a(b+b')(c+c') + ab'(c+c') + ac'(b+b') + c'b'(a+a')

= a(bc+bc'+b'c+b'c')+ab'c+ab'c'+ ...

= abc+abc'+ab'c+ab'c'+a'b'c'

논리회로의 간소화4-2

논리회로의 식을 보다 적은 수의 항 과 변수를 갖는 형태로 줄임- (term)

논리회로 간소화에 따른 회로의 구현 차이-

x y z f1 f2

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0

1

0

0

0

0

1

1

1

0

1

0

0

1

1

0

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논리회로를 간소화하는 방법-

부울대수 정리

카르노맵 (Karnaugh map)

부울대수 간소화4-3

부울대수 정리 이용- --> trial and error

드 모르강의 정리와 합의곱을 반복적으로 수행- (1)

형식을 유도-> SOP

에서 공통인수를 찾고 이를 소거(2) SOP

예제 논리회로를 간소화하라< 4-1> .

z = ABC + AB' (A'C')'

= ABC + AB'(A+C) = ABC+AB'+AB'C

= AB'(1+C)+ABC = AB'+ ABC = A(B'+BC)

= A(B'+B)(B'+C) = A(B'+C) = AB' + AC

예제< 4-5>

Z = (A'+B)(A+B') 2 A, B x

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출력에 이 나오기 위해서는 게이트의 어느 하나라도1 AND 1

위 결과는 로 표현된 논리식을 의미sum of minterms

또 다른 풀이 을 기준으로 출력 를 구하면: 0 x' ,

x' = a'b'+ ab

x = (a'b'+ ab)' = (a+b)(a'+b') = M0M3

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논리도 작성step 5:

최종 설계 구현-

설계 예제에서 최종식은 와 게이트로 구성 된 형태AND OR SOP

의 장점 게이트로 직접 대치 가능SOP : NAND

게이트를 게이트로 바꾸는 효과적인 과정- AND/OR NAND

각 인버터를 게이트로 대치한다1. AND, OR, NAND .

게이트로 직접 입력되는 단일변수는 를 이용하여 반전2. OR NAND inverter

카르노 맵4-5

카르노 맵- (Karnaugh map, K-map) :

논리식을 간소화 진리표 논리회로, ->

도식적 방법 개 정도가 최대 가능-> 6

카르노맵표 구성 방법-

진리표의 각 항 들은 카르노맵의 각 한 칸의 사각형1. (minterm)

카르노 맵의 각 칸에서 수평 또는 수직 방향으로 인접한 칸 은2. (adjacent term)

한 변수의 논리상태만 서로 다르다.

인접항의 순서3. : , , ,

카르노 맵을 과 로 채우고 을 포함한 각 칸을 묶어 식 유도4. 0 1 1 SOP

B' B

A' m0 m1A m2 m3

B'C' B'C BC BC'

A' m0 m1 m3 m2A m4 m5 m7 m6

C'D' C'D CD CD'

A'B' m0 m1 m3 m2A'B m4 m5 m7 m6AB m12 m13 m15 m14AB' m8 m9 m11 m10

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을 포함하는 인접항을 서로 결합하여 출력을 간소화하는 과정- LOOPING - 1

개 항의 묶음- 2 (Pairs) :

인접한 의 쌍을 묶어 정규입력 과 반전입력1 (normal) (complement)

형태의 개 변수소거1

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개 항의 묶음- 4 (Quads)

로 채워진 인접한 개항의 변수 소거1 4 looping --> 2

개 항의 묶음- 8 (Octets)

개의 인접한 항의 묶음 변수 소거8 --> 3

간소화 과정< >

정규 및 보수인 변수가 묶음 내에 존재하면 그 변수는

식으로부터 소거된다.

모든 칸에 나타나는 같은 변수는 최종식에 남는다.

보다 큰 의 묶음은 더 많은 수의 변수를 소거시킨다1 .

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모든 은 한번 이상 묶음 속에 반드시 포함되어져야한다1 .

중복항 을 포함하지 않는다(redundant term) .

의 크기와 소거변수의 관계- looping

1 -- 20 변수 소거0

2 -- 21 변수 소거1

4 -- 22 변수 소거2

8 -- 23 변수 소거3

16 -- 24 변수 소거 변수입력인 경우 출력은4 : 4 1

예제 개의 변수에 대한 카르노 맵< 4-10> 4

예제 같은 에서 두 개 이상 의 해를 가지는 예< 4-13> K-map ( )

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예제 카르노 맵을 이용하여< 4-14>

y = 를 간소화하라.

을 기준으로 묶음 형태- 0 (POS )

y' = AB + AC'

y = (A'+B')(A'+C)

로 표시- Don't care term : X

주어진 입력 조합에 대해 특별히 정해진 출력을 필요로 하지 않는 경우

즉 어떤 입력조합에 대해서 출력이 이든 이든 상관없음을 의미, 0 1

최대 묶음을 얻기 위해 항은 또는 로 사용된다==> , don't care 0 1 .

과 회로4-6 EXCLUSIVE_OR EXCLUSIVE_NOR

두 개의 입력이 서로 다를 때 출력이- 1

은 개의 입력만을 가진다- EX_OR (XOR) 2 .

7486 계열Quad XOR (TTL )

계열74C86 Quad XOR (CMOS )

B'C' B'C BC BC'

A' 1 1 1 1

A 1

B'C' B'C BC BC'

A'

A 0 0 0

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74HC86 Quad XOR (high_speed CMOS)

Exclusive_NOR은 의 함수Exclusive_NOR (XNOR) XOR complement

x = (A B)' = (A'B + AB')' = (A+B')(A'+B) = AB + A'B'⊕일 때 출력 즉 두 입력이 같을 때 출력AB=11, AB=00 1, , 1

개의 입력2

74LS266 계열Quad XNOR (TTL )74C266 Quad XNOR (CMOS)74HC266 Quad XNOR (high_speed CMOS)

예제 와 는 각각 비트 진수이다 이 두수가 서로 같은 값을< 4-17> x1x0 y1y0 2 2 .

가질 때 출력이 가 되는 논리회로를 설계하라HIGH .

진리표 작성하면 각 입력의 같은 자리수가 같을 때 출력이 1

예제 간소화시 나 를 이용한 예< 4-18> XOR XNOR

z = ABCD + AB'C'D + A'D'

= AD(BC + B'C') + A'D'

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= AD(B C)' + A'D'⊕

패리티 발생기와 검사기4-7

비트 데이터에 대한 짝수 패리티 발생기 회로 설계4 (even)

패리티 발생기의 진리표(1)

부울식 유도(2)

P = D3'D2'D1'D0 + D3'D2'D1D0' + D3'D2D1'D0'

+ D3'D2D1D0 + D3D2'D1'D0' + D3D2'D1D0

+ D3D2D1'D0 + D3D2D1D0'

= D3'D2'(D1'D0 + D1D0') + D3'D2(D1'D0' + D1D0)

+ D3D2'(D1'D0' + D1D0 ) + D3D2(D1'D0 + D1D0')

= D3'D2'(D1 D⊕ 0) + D3'D2(D1 D⊕ 0)'+ D3D2'(D1 D⊕ 0)' + D3D2(D1 D⊕ 0)

= (D1 D⊕ 0) (D3'D2'+ D3D2)+ (D1 D⊕ 0)'(D3'D2 + D3D2')

= (D1 D⊕ 0)(D3 D⊕ 2)' + (D1 D⊕ 0)'(D3 D⊕ 2)= D1 D⊕ 0 D⊕ 3 D⊕ 2= ((D3 D⊕ 2) D⊕ 1) D⊕ 0 사용

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비트 짝수 패리티에 대한 검사기 설계5

진리표 작성(1)

비트 입력5 : PD3D2D1D0

출력 C : 1 if error

0 no error

부울식 유도(2)

C = P D⊕ 3 D⊕ 2 D⊕ 1 D⊕ 0개의 게이트 사용4 XOR

패리티 사용 회로(3) Odd

비트 데이터에 대한 생성기4

P = (D3 D⊕ 2 D⊕ 1 D⊕ 0 )'

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의 분류 등가 게이트 수의 집적도 에 의한 분류- IC : (complexity)

복잡도 게이트 수

SSI (Small scale integration)

MSI (Medium scale integration)

LSI (Large scale integration)

VLSI (Very large scale integration)

ULSI (Ultra large scale integration)

GSI(Giga scale integration)

Fewer than 12

12 to 99

100 to 9,999

10,000 to 99,999

100,000 to 999,999

1,000,000 or more

바이폴라 와 유니폴라- (bipolar) (unipolar)

바이폴라 바이폴라 접합 트랜지스터 또는IC : (NPN PNP)

유니폴라 혹은 채널IC : Unipolar FET (P N MOSFET)

(a) TTL inverter (b) CMOS inverter

시리즈- TTL

시리즈의 전기적 특성의 차이 전력소비 지연시간 스위칭속도TTL : , ,

같은 번호는 핀 배열과 기능 동일

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TTL series Prefix Example IC

Standard TTL

Schottky TTL

Low power Schottky TTL

Advanced Schottky TTL

Advanced low power Schottky TTL

74

74S

74LS

74AS

74ALS

7404 (hex inv)

74S04

74LS04

74AS04

74ALS04

시리즈- CMOS

과 계열 초기 과 동일 기능이 많다4000 14000 : CMOS, TTL .

그외 계열CMOS : 74C, 74HC, 74HCT, 74AC, 74ACT

CMOS series Prefix Example IC

Metal gate CMOS

Metal gate, pin compatible with TTL

과 핀양립 고속Si gate, TTL ,

핀양립Si gate, HS, TTL ,

과 전기적특성 양립TTL

Advanced performance CMOS,

과 핀 및 전기적특성TTL not compatible

Advanced performance CMOS,

과전기적특성 양립 핀은TTL , not compatible

40

74C

74HC

74HCT

74AC

74ACT

4001(quad NOR)

74C02

74HC02

74HCT02

74AC02

74ACT02

전원과 접지-

및 를 적절히 동작하기 위한 전원 연결 필요TTL CMOS IC

전원핀 는 라고도 함: VCC (CMOS VDD )

접지핀 는 라고도 함: GND (CMOS VSS )

논리값 전압범위-

는 일반적으로TTL : VCC +5V

과 같이 사용시 사용CMOS : VCC = 3V ~18V, TTL 5V

과 의 입력 전압레벨-TTL CMOS

과 의 입력레벨은 전TTL CMOS

기적으로 동일하지 않다.

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연결되지 않은 부동 입력- ( )

의 입력을 부동입력IC floating --> (floating input)

논리 이 인가된 것과 동일TTL : 1 ,

잡음 가 많은 곳에서는 오동작 가능(noise)

파괴 위험이 있어 반드시 또는 으로 연결필요CMOS : IC 1 0

논리회로 연결도-

전기적 연결 핀번호 번호 소자 값 신호명 공급전압 등을 표시, , IC , , ,

디지틀 시스템의 고장점검4-10

결함을 가진 디지틀 시스템을 수리하는 기본적인 세 가지 단계-

결함 검출 회로의 동작을 올바른 동작과 비교하고 관찰1. :

결함 격리 시험해 보고 결함부위를 격리2. :

결함 정정 고장난 부분 대치 잘못된 연결 단락부분 제거 등3. : , , ...

논리 검사 장비 논리프로브 오실로스코프 논리 펄서 전류- : , , , tracer ..

디지틀 의 내부결함4-11 IC

일반적 내부 결함 요인 :

내부회로의 기능 결함1.

입력 또는 출력이 나 접지에 단락2. VCC

입력 또는 출력이 개방3. (open)

두 핀 사이의 단락 나 접지 외4. (VCC )

내부회로의 기능 결함1.

사양을 벗어난 동작

입력에 대한 적절한 반응이 일어나지 않음

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내부 입력이 전원이나 접지에 단락된 경우2.

입력상태를 나 상태에 고정--> HIGH LOW (stuck at 1 or 0)

내부 출력이 전원이나 접지에 단락된 경우

출력 핀을 나 에 고정--> HIGH LOW

예제 다음 회로의 측정결과 일어날 수 있는 내부 결함의 종류는< 4-24> ?

인버터의 내부 기능 결함(1) Z1

의 출력 핀 가 접지에 단락(2) Z1 4

입력 핀 이 접지에 단락(3) Z2 1

와 이 외부적으로 연결된 선이 접지(4) Z1-4 Z2-1

개방된 입력 또는 출력3.

입력이 내부적으로 개방- IC

인가 입력이 출력에 영향을 주지 못하며 개방 입력은 부동상태,

의 경우 논리 처럼 반응TTL : 1

집적회로의 경우CMOS : IC damage

출력이 내부적으로 개방- IC

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인가된 입력에 무관하게 출력에 전압이 나타나지 않는다.

이 출력에 들이 연결되면 개방입력 또는 부동입력상태IC

두 핀 사이의 단락4.

내의 두 핀 사이의 내부단락은 논리신호 값을 동일하게 만든다 개의 입력신IC . 2

호가 달라야 할 부분에서 같은 논리레벨이 나타나면 단락 가능성이 높다.

외부결함4-12

개방 신호선에 대한 요인-

끊어진 선1.

불량 납땜 느슨한 와이어 랩 연결2. , (wire wrap)

의 연결이 끊어지거나 균열이 생긴 경우3. PCB

끊어지거나 구부러진 핀4.

소켓과 핀의 접촉이 좋지 않은 불량소켓5. IC

의심되는 두 지점을 저항계로 검사하여 확인가능==>

예제 다음 회로와 측정값으로 부터 가능한 회로결함은< 4-27> CMOS ?

단락된 신호선-

핀 사이의 내부단락과 같이 두 신호를 동일하게 한다IC

주원인 불량한 배선 솔더브리지 불완전한 에칭: , ,

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저항계로 두 신호선의 단락 검사-->

전원의 결함-

결함있는 전원장치나 과부하가 걸린 전원장치

의 불완전한 동작이나 불량동작--> IC

가 많은 전류를 소비하는 경우IC

전원장치의 전압 레벨 검사

오실로스코프로 리플 파형 크기 관찰-->

전원장치 결함시는 하나 이상의 들이 동작하지 않거나IC

불완전하게 동작

고장점검의 연구4-13

예제 그림 에서 이다< 4-28> 4-39 Y = AB' + CA'B

가 가 되는 조건은Y high

와 상관없이 또는C A = 1, B = 0

이다A = 0, B = 1, C = 1 .

측정결과로부터 에 결함이 있는 것을 알수 있고 그 가능원인으로는X ,

의 내부결함으로 출력이 가 되지 않는다1. Z1 LOW .

점과 연결된 선의 어떤 점에서 에 외부단락2. X VCC

의 핀 이 와 내부 단락3. Z1 3 VCC

의 핀 가 와 내부 단락4. Z2 5 VCC

의 핀 이 와 내부 단락5. Z2 13 VCC