ファクシミリ用 LSI MN86075 -...

ファクシミリ用 LSI

1発行年月 : 2001年11月 SDE00009BJM

MN86075ファクシミリ用画像処理LSI

� 概　要MN86075はイメージセンサからのアナログ信号を受け、種々の信号処理を行い画質を向上させるLSIです。

64階調ハーフトーン処理、2次元MTF補正により高画質画像を再現できます。

� 特　長•高画質画像を再現する画像処理

•全画素補正による白・黒シェーディング補正• 64階調のハーフトーンを再現する誤差拡散処理任意ガンマカーブ設定可能

•文字を強調する2次元MTF補正•拡大、線密度変換による斜線のギザギザを除去する多値スムージング処理•モアレを生じない任意倍率の拡大縮小(線密度変換)

• 0.5 ms/line (A3、400 dpi)の高速処理(画処理周波数 : 12.5 MHz)を実現•オフセット補正回路、ゲイン補正回路、8 bit A/Dコンバータのアナログ処理回路を内蔵•各種イメージセンサ(CCD、CIS)の駆動信号を発生•用途に応じた多彩なメモリインタフェース機能

•標準G3用(Lモード) (200 dpi、1.5 ms/line)B4読み取り : SRAM(64 Kbit) × 1A3読み取り :疑似SRAM(256 Kbit) × 1

•高速G3用(Mモード) (200 dpi、0.6 ms/line)B4、A3読み取り : SRAM(64 Kbit) × 2

•高解像度G3用(Mモード) (400 dpi、1.2 ms/line)B4読み取り : SRAM(64 Kbit) × 2A3読み取り : SRAM(64 Kbit) × 2 + SRAM(16 Kbit) × 2

またはSRAM(256 Kbit) × 2

•超高速G4用(Hモード) (400 dpi、0.5 ms/line)B4、A3読み取り : SRAM(64 Kbit) × 4

+ FIFO(5 K × 8 bit) × 1• 5 V単一電源

� 用　途•ファクシミリ、スキャナ用の読み取り画像処理保

守廃止

保守予定品種、保守品種、廃品種を

一括して保守廃止と表記しています。

MN86075

2 SDE00009BJM

� 端子配置図

1V

SS1

2N

HR

STA

3M

AC

K4

HM

BD

65

HM

BD

56

HM

BD

47

HM

BD

38

HM

BD

29

HM

BD

110

HM

BD

011

HM

SD7

12H

MSD

613

HM

SD5

14H

MSD

415

HM

SD3

16H

MSD

217

HM

SD1

18H

MSD

019

OFO

UT

120

OFH

C1

21O

FOU

T2

22O

FHC

223

VIN

IG2

24A

GD

R2

25A

GU

R2

26A

GO

UT

227

FET

G2

28FE

TS2

29FE

TD

230

VD

D2

31A

DIN

232

96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65A

DIN

1

HA

WR

HM

OD

0H

MO

D1

HM

OD

2H

MO

D3

HM

OD

4H

MO

D5

HM

OD

6H

MO

D7

MA

STM

CM

0M

CM

1FS

GFC

K1

FCK

2FR

1FR

2SE

NT

IMN

SYN

CN

MC

LK

ID

0D

1D

2D

3D

4D

5D

6D

7A

0A

1C

80_6

8V

SS3

64 VDD363 NCS62 NRD61 NWR60 NRESET59 VPD058 VPD157 VPD256 VPD355 VPD454 VPD553 VPD652 VPD751 VSDA50 VSCK49 DREQ48 NDACK47 NVREQ46 ABC45 CLAMP44 NPEAK143 NPEAK242 VINIG141 AGDR140 AGUR139 AGOUT138 FETG137 FETS136 FETD135 VREFL34 VREFH33

979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128 VSS2

HSWRNHFWE

NHRSTRNHRSTW

HRCKHMWEHCWRHBWRHWCKHMID7HMID6HMID5HMID4HMID3HMID2HMID1HMID0

HMCD6HMCD5HMCD4HMCD3HMCD2HMCD1HMCD0HMAD6HMAD5HMAD4HMAD3HMAD2HMAD1HMAD0

VDD1

(TOP VIEW)保守廃止



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3SDE00009BJM

� 端子説明1.モード説明(3pin)

端子名 I/O Pin No. 機能

MAST I 87 クロック周期モード選択"H" : マスタモード

内部SYNC信号に同期して動作する。NSYNC端子より内部SYNC信号を出力する。

"L" : スレーブモード外部SYNC信号に同期して動作する。NSYNC端子より外部SYNC信号を入力する。

MCM0 I 86 メモリインタフェースモード選択MCM1 I 85 メモリインタフェース端子機能を選択する。

この機能選択によりマスタクロック(NMCLKI端子入力)の入力周波数条件が選択される。

MAST MCM1 MCM0 メモリI/Fモードクロックモード

"L" "L" "L" LモードスレーブfCKVD × 16

"L" "L" "H" MモードスレーブfCKVD × 8

"L" "H" "L" HモードスレーブfCKVD × 2

"L" "H" "H" TモードスレーブfCKVD × 2

"H" "L" "L" LモードマスタfCKVD × 16

"H" "L" "H" MモードマスタfCKVD × 8

"H" "H" "L" HモードマスタfCKVD × 2

"H" "H" "H" DCTEST

Lモード(低速モード)疑似SRAM(256 Kbit) × 1、またはSRAM(256 Kbit) × 1 構成推奨画信号周波数 (fCKVD) : max. 2.0 MHzマスタクロック周波数(fMCLKI) : fCKVD × 16

Mモード(中速モード)SRAM(64 Kbit) × 3、またはSRAM(64 Kbit) × 2 構成(黒補正および拡大処理なし)推奨画信号周波数(fCKVD) : max. 4 MHzマスタクロック周波数(fMCLKI) : fCKVD × 8

HモードSRAM(64 Kbit) × 4FIFO(5 K × 8 bit) × 1 構成推奨画信号周波数(fCKVD) : max. 12.5 MHzマスタクロック周波数(fMCLKI) : fCKVD × 2

Tモード(テストデータ入力モード)内部機能テスト用データを入力するマスタクロック周波数(fMCLKI) : fCKVD × 2

保守廃止



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4 SDE00009BJM

� 端子説明(つづき)1.モード説明(3pin)(つづき)


MCM0 I 86 DCTESTモードMCM1 I 85 出力端子、入出力端子をDCテスト状態に設定する。

(つづき)

HMID0 HMID1 DCテスト機能

0 * 出力Hi-Zテスト1 0 出力"L"テスト

1 1 出力"H"テスト

* : ドントケア

2.システムインタフェース端子(15pin)


D0 ∼ D7 I/O 76 ∼ 69 CPUデータバス入出力

A0 I 68 CPUアドレス入力A1 67

NCS I 63 CPUチップセレクト入力

NWR(DS) I 61 CPUデータライト入力 (80/68端子 : "H"設定)CPUデータストローブ入力 (80/68端子 : "L"設定)

NRD(R/W) I 62 CPUデータリード入力 (80/68端子 : "H"設定)CPUデータリード /ライト入力 (80/68端子 : "L"設定)

C80_60 I 66 CPU選択 "L" : 68系CPU"H" : 80系CPU

NRESET I 60 システムリセット入力

保守廃止



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5SDE00009BJM

� 端子説明(つづき)3.クロック端子(2pin)


NMCLKI I 77 マスタクロック入力クロック周波数 :　画信号周波数 × 2 (メモリインタフェース Hモード)　画信号周波数 × 8 (メモリインタフェース Mモード)　画信号周波数 × 16 (メモリインタフェース Lモード)クロックデューティ : 50 %

NSYNC I/O 78 クロック周期信号入出力

1ラインのスタートタイミングパルス

MASTSYSL

(TIM2 REG)

"L" * SYNC入力"H" 1 SYNC出力

* : ドントケア

NMCLKO O 内部マスタクロック出力

内部マスタクロック(NMCLKI端子入力)を出力。

MASTSYSL

(TIM2 REG)

"H" 0 MCLK出力

NMCLKI

NSYNC(O)

NSYNC(I)

保守廃止



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� 端子説明(つづき)4.センサインタフェース端子(6pin)


FCK1 O 83 CCD : 1 (TIM1 REG)縮小CCD型センサ φ1クロック : CKVD1/2

SCLK O CCD : 0 (TIM1 REG)CdS, Bipolar型センサ SCLKクロック : NCKVD

FCK2 O 82 CCD : 1 (TIM1 REG)縮小CCD型センサ φ2クロック : CKVD1/2

NSCLK O CCD : 0 (TIM1 REG)CdS, Bipolar型センサ SCLKクロック : CKVD

FSG O 84 CCD : 1、CONTA : * (TIM1 REG)縮小CCD型センサ φSG

ST O CCD : 0、CONTA : 0 (TIM1 REG)Bipolar型センサ ST(スタートパルス)

NSTPL O CCD : 0、CONTA : 0 (TIM1 REG)CdSセンサ STPL(スタートパルス)

FR1 O 81 FRM2 : 0縮小CCD型センサ φR1クロック(パラレルモード)

FRM2 : 1

縮小CCD型センサ φRクロック(シリアルモード)

FR2 O 80 FRM2 : 0縮小CCD型センサ φR2クロック(パラレルモード)

FRM2 : 1

縮小CCD型センサ φSPクロック(シリアルモード)

SENTIM O 79 センサタイミング出力端子

STM1 STM0SETIM出力信号

(TIM2 REG) (TIM2 REG)

0 0 オフセットイネーブル

0 1 ABCイネーブル

1 0 任意タイミング(全読み取りライン)

1 1 任意タイミング(有効ラインのみ)

注 ) * : ドントケア

保守廃止



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7SDE00009BJM


NPEAK1 O 44 ゲイン制御信号1(オーバフロー1)"L" : ゲインダウン"H" : ゲインアップ

NPEAK2 O 43 ゲイン制御信号2(オーバフロー2)"L" : ゲインダウン"H" : ゲインアップ

CLAMP O 45 クランプ(オフセット補正)期間信号"L" : ホールド"H" : サンプル(オフセット調整動作)

ABC O 46 ABC有効期間信号"L" : ゲインホールド"H" : ゲイン調整

� 端子説明(つづき)5.センサ駆動端子(4pin)


NVREQ I 47 ビデオリクエスト制御デバイスより画像データの転送要求を入力します。"L" : 転送要求有効"H" : 転送要求無効トリガスキャンモードでは、この端子を"L"レベルにするとセンサスタート(STPL)が"L"レベルとなりセンサの読み取りをスタートし、ついで1ライン分の画像処理を実行しVSDA端子より画像データを出力します。サイクルスキャンモードでは、この端子を"L"レベルにすると次の読み取りラインを有効とし、1ライン分画像処理を実行しVSDA端子より画像データを出力します。フリースキャンモードでは、この端子の状態は無視され、タイミング設定された周期でセンサの読み取りをスタートし、毎ライン画像処理を実行し、VSDA端子より画像データを出力します。

DREQ O 49 パラレルモード IPARA : 1 (IBCNT REG)パラレルデータ送出リクエスト"L" : 送出要求無効"H" : 送出要求有効

NVSEN O シリアルモード IPARA : 0 (IBCNT REG)ビデオイネーブル"L" : 画像データ有効区間"H" : 画像データ無効期間

NDACK I 48 パラレルデータアクノリッジ入力DREQに対するデータ送出承認信号"L" : データ送出承認有効"H" : データ送出承認無効

6.イメージバス I/F端子(5pin)

保守廃止



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VSCK O 50 パラレルモード IPARA : 1 (IBCNT REG)ビデオシリアルクロック(外付け回路対応信号) VSDAデータ取り込みタイミング

NVSCK O シリアルモード IPARA : 0 (IBCNT REG)ビデオシリアルクロック VSDAデータ取り込みタイミング

VSDA O 51 パラレルモード IPARA : 1 (IBCNT REG)ビデオシリアルデータ(外付け回路対応信号)2値画像データの出力"L" : 白 "H" : 黒

NVSDA O シリアルモード IPARA : 0 (IBCNT REG)ビデオシリアルデータ2値画像データの出力"L" : 黒 "H" : 白

� 端子説明(つづき)6.イメージバス I/F端子(5pin)(つづき)


VADD7 I 52 PSD2 : 0、PSD1 : 0、PSD0 : * (IBCNT REG)外部A/D信号入力

NHROCS O PSD2 : 0、PSD1 : 1、PSD0 : * (IBCNT REG)シェーディングROMチップセレクト

VPD7 O/Hi-Z PSD2 : 1、PSD1 : 0、PSD0 : 0 (IBCNT REG)2値パラレル画像出力(パラレルインタフェース)NDACK : "L" 出力NDACK : "H" Hi-Z

VSCD7 O PSD2 : 1、PSD1 : 0、PSD0 : 1 (IBCNT REG)シェーディング補正画像信号出力

CKVG O PSD2 : 1、PSD1 : 1、PSD0 : 0 (IBCNT REG)多値画像信号同期クロック出力

SBUS7 O PSD2 : 1、PSD1 : 1、PSD0 : 1 (IBCNT REG)内部DBUSデータ出力

7.パラレル I/O端子(8pin)


保守廃止



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HKWR O PSD2 : 0、PSD1 : 1、PSD0 : 0 (IBCNT REG)HMKDライト /リード出力

VPD6 O/Hi-Z PSD2 : 1、PSD1 : 0、PSD0 : 0 (IBCNT REG)2値パラレル画像信号出力(パラレルインタフェース)NDACK : "L" 出力NDACK : "H" Hi-Z


VGSD6 O PSD2 : 1、PSD1 : 1、PSD0 : 0 (IBCNT REG)多値画像信号出力



NHRSTK O PSD2 : 0、PSD1 : 1、PSD0 : * (IBCNT REG)黒シェーディング用外部アドレスカウンタクリア

VPD5 O/Hi-Z PSD2 : 1、PSD1 : 0、PSD0 : 0 (IBCNT REG)2値パラレル画像信号出力(パラレルインタフェース)NDACK : "L" 出力NDACK : "H" Hi-Z


VGSD5 O PSD2 : 1、PSD1 : 1、PSD0 : 0 (IBCNT REG)多値画像信号出力


VADD4 ∼ I 55 ∼ 59 PSD2 : 0、PSD1 : 0、PSD0 : * (IBCNT REG)VADD0 外部A/D信号入力

HMKD4 ∼ I/O PSD2 : 0、PSD1 : 1、PSD0 : * (IBCNT REG)HMKD0 黒シェーディング補正データ入出力

HKWR : "L" 入力HKWR : "H" 出力

VPD4 ∼ O/Hi-Z PSD2 : 1、PSD1 : 0、PSD0 : 0 (IBCNT REG)VPD0 2値パラレル画像信号出力(パラレルインタフェース)

NDACK : "L" 出力NDACK : "H" Hi-Z

VSCD4 ∼ O PSD2 : 1、PSD1 : 0、PSD0 : 1 (IBCNT REG)VSCD0 シェーディング補正画像信号出力

� 端子説明(つづき)7.パラレル I/O端子(8pin)(つづき)


保守廃止



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VGSD4 ∼ O 55 ∼ 59 PSD2 : 1、PSD1 : 0、PSD0 : 0 (IBCNT REG)VGSD0 (つづき) 多値画像信号出力

SBUS4 ∼ O PSD2 : 1、PSD1 : 1、PSD0 : 1 (IBCNT REG)SBUS0 内部DBUSデータ出力

� 端子説明(つづき)7.パラレル I/O端子(8pin)(つづき)

注 ) (1)VPD0 ∼ 71 : 黒データ方向 : MSBファースト

0 : 白

(2)VSCD0 ∼ 7FF : 白 ∼ 00 : 黒

(3)VGSD0 ∼ 67F : 白 ∼ 00 : 黒

(4)VADD0 ∼ 7FF : 白 ∼ 00 : 黒

8.メモリインタフェース端子(57pin)

モード端子 : MCM0, MCM1

メモリコントロールレジスタ(MECR) : RSH, MAG, STK, EXSCDにより機能選択される。

モード端子 MECR 画処理機能

モードシェーディングその他MCM1 MCM0 RSH MAG

白補正黒補正拡大処理

L L L 0 0 � × × 画信号周波数

max. 625 kHz ∼ 2.0 MHz

0 1 � � � STK(メモリ選択)

0 : SRAM or PSRAM

1 0 ROM × × 1 : PSRAM

固定 EXSCD † 0 : 内部SCD処理

1 1 ROM � � 1 : 外部SCD入力

固定

M L H 0 * � � � 画信号周波数max. 4 MHz

EXSCD † 0 : 内部SCD処理

1 : 外部SCD入力

1 1 ROM � � STK : *固定黒補正、拡大処理 : なしにより

SRAM × 2個構成可能

注 ) † : SCD : シェーディング補正済みデータ

* : ドントケア

保守廃止



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モード端子 MECR 画処理機能

モードシェーディングその他MCM1 MCM0 RSH MAG

白補正黒補正拡大処理

H H L * * � � � 画信号周波数ROM max. 12.5 MHz

固定 EXSCD † 0 : 内部SCD処理

1 : 外部SCD入力

STK : *

� 端子説明(つづき)8.メモリインタフェース端子(57pin)(つづき)


LMXD0 ∼ I/O 18 ∼ RAMデータ入出力LMXD7 11 白シェーディングデータ、黒シェーディングデータ

誤差拡散処理誤差データ、2ライン画像データのI/O

LMA0 ∼ O 95 ∼ RAMアドレスLMA7 88

LMA8 97

LMA9 96

LMA10 104

LMA11 103

LMA12 102

LMA13 2

LMA14 105

NLMOE O 99 RAM OE制御

NLMWE O 100 RAM WE制御

NLMCE O 101 疑似SRAM CS制御

LSID0 ∼ I 103 ∼ 白シェーディングROMデータ入力、またはLSID7 106 外部シェーディング補正済みデータ入力

NLROE O 98 白シェーディングROM OE制御

NLRWE O 4 EEROM WE制御

LRA10 ∼ O 116 ∼ EEROM上位アドレスLRA12 114 (下位アドレスは、LMA0 ∼ 9を使用)

LAP0 ∼ O 127 ∼ 出力ポートA(8 bit)LAP6 121

LAP7 10

LBP0 ∼ O 9 ∼ 出力ポートB(8 bit)LBP4 5

LBP5 120

LBP6 119LBP7 118

8.1. Lモード

注 ) † : SCD : シェーディング補正済みデータ

* : ドントケア

保守廃止



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12 SDE00009BJM

� 端子説明(つづき)8.2. Mモード


MMED0 ∼ I/O 18 ∼ RAMデータ入出力MMED7 11 白シェーディングデータ、誤差拡散処理誤差データ

MMFD0 ∼ I/O 127 ∼ RAMデータ入出力MMFD6 121 黒シェーディングデータ、誤差拡散処理誤差データ(拡大用)MMFD7 10

MMLD0 ∼ I/O 120 ∼ RAMデータ入出力MMLD6 114 2ライン画像データのI/O

MSID0 ∼ I 113 ∼ 白シェーディングROMデータ入力、またはMSID7 106 外部シェーディング補正済みデータ入力

MMA0 ∼ O 95 ∼ RAMアドレスMMA7 88

MMA8 97

MMA9 96

MMA10 ∼ 104 ∼MMA12 102

MMA13 6

MSA0 O 2 RAM上位アドレスMSA1 105

NMMEWE O 101 RAM WE制御NMMFWE 100

NMMLWE 99

NMMOE O 98 RAM OE制御

NMROE O 5 白シェーディングROM、EEROM OE制御

NMRWE O 4 EEROM WE制御

MBP0 ~ O 9 ~ 7 出力ポートB(3 bit)MBP2

8.3. Hモード


HMSD0 ∼ I/O 18 ∼ RAMデータ入出力HMSD7 11 白シェーディングデータ

MMAD0 ∼ I/O 127 ∼ RAMデータ入出力MMAD6 121 1ライン画像データのI/O

MMBD0 ∼ I/O 10 ∼ RAMデータ入出力MMBD6 4 1ライン画像データのI/O

MMCD0 ∼ I/O 120 ∼ RAMデータ入出力MMCD6 114 1ライン画像データのI/O

HMID0 ∼ I 113 ∼ FIFOデータ入力HMID7 106 誤差拡散処理誤差データ

HMOD0 ∼ O 95 ∼ FIFOデータ出力HMOD7 88 誤差拡散処理誤差データ

保守廃止



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� 端子説明(つづき)8.3. Hモード(つづき)


HMSWR O 97 RAM OE制御HMAWR 96

HMBWR 104

HMCWR 103

HMWE O 102 RAM WE制御(NANDゲート必要)

HWCK O 105 FIFO WCK

HRCK O 101 FIFO RCK

NHRSTW O 100 FIFO RSTW

NHRSTR O 99 FIFO RSTR

NHFWE O 98 FIFO WE

MACK O 3 RAMアドレスカウンタクロック

NHRSTA O 2 RAMアドレスカウンタクリア

9.アナログ端子(20pin)


ADIN1 I 32 A/D入力端子ADIN2 I 31 • シリアルモード ADPARA : 0 (ADOFS REG = SHA3)

ADIN1 : 画像信号入出力端子ADIN2 : 無効(AVSSに接地)

• パラレルモード ADPARA : 1 (ADOFS REG = SHA3)ADIN1 : Odd画像信号入力端子ADIN2 : Even画像信号入力端子

FETD1 O 39 FET1ドレイン

FETG1 I 38 FET1ゲート

FETS1 O 37 FET1ソース

FETD2 O 29 FET2ドレイン

FETG2 I 27 FET2ゲート

FETS2 O 28 FET2ソース

AGOUT1 O 39 ゲイン制御回路1 出力端子

AGUR1 O 40 ゲイン制御回路1 アップ抵抗接続端子

AGDR1 O 41 ゲイン制御回路1 ダウン抵抗接続端子

VINIG1 O 42 ゲイン制御回路1 イニシャル制御端子

AGOUT2 O 26 ゲイン制御回路2 出力端子

AGUR2 O 25 ゲイン制御回路2 アップ抵抗接続端子

AGDR2 O 24 ゲイン制御回路2 ダウン抵抗接続端子

VINIG2 O 23 ゲイン制御回路2 イニシャル制御端子

保守廃止



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14 SDE00009BJM

注 ) 1. † : 以後、VSSへの印加電圧をVSS、VDDへの印加電圧をVDDと表します。

電源端子はおのおのの端子にVDD、VSSを接続してください。

2. 絶対最大定格は、チップに印加しても破壊を生じない限界値であり、動作を保証するものではありません。

� 電気的特性1.絶対最大定格 VSS† = 0.0 V

項目記号定格単位

電源電圧 VDD − 0.3 ∼ +7.0 V

入力端子電圧 Vin VSS− 0.3 ∼ VDD+0.3 V

出力端子電圧 Vo VSS− 0.3 ∼ VDD+0.3 V

入出力端子電圧 Vin VSS− 0.3 ∼ VDD+0.3 V

Vo VSS− 0.3 ∼ VDD+0.3 V

アナログ端子電圧 VA VSS− 0.3 ∼ VDD+0.3 V

許容損失 PT 750 mW

動作周囲温度 TOP 0 ∼ +70 °C

保存温度 Tstg −55 ∼ +125 °C

� 端子説明(つづき)9.アナログ端子(20pin)(つづき)


OFHC1 O 20 オフセット制御回路1 コンデンサ接続端子1

OFHC2 O 22 オフセット制御回路2 コンデンサ接続端子2

OFOUT1 O 19 オフセット制御回路1 ソースホロア出力端子1

OFOUT2 O 21 オフセット制御回路2 ソースホロア出力端子2

2.動作条件 VSS = 0.0 V, VDD = 4.75 V ∼ 5.25 V, Ta = 0 °C ∼ 70 °C

項目記号条件最小標準最大単位

電源電圧 VDD 4.75 5.00 5.25 V

外部クロック周波数

クロック周波数 fCP Hモード 25 MHz

Mモード 32

Lモード 32

保守廃止



MN86075

15SDE00009BJM

� 電気的特性(つづき)3. DC特性 VSS = 0.0 V, VDD = 4.75 V ∼ 5.25 V, Ta = 0 °C ∼ 70 °C


電源電流 Hモード fCP = 25 MHz

電源電流 IDD fCP = 25 MHz時 50 100 mA

クロック入力端子 NMCLKI

入力電圧"H"レベル VIH1 0.8 × VDD VDD V

入力電圧"L"レベル VIL1 VSS 0.8 V

入力リーク電流 ILK1 Vin = 0 V ∼ 5 V ±10 µA

デジタル入力端子 NVREQ, NDACK, NWR, NRD, NCS, C80_68, A1, A0, MCM1, MCM0, MAST, HMID0-7




デジタル入力端子(シュミットトリガ回路付) NRESET

入力電圧"H"レベル VIH3 VDD− 0.8 VDD V



デジタル出力端子 NHRSTA, MACK, NPEAK1, NPEAK2, CLAMP, ABC, DREQ, VSCK, VSDA, SENTIM,FR1, FR2, FSG, HMOD0-7, HSWR, HAWR, HBWR, HCWR, NHFWE, NHRSTR,

NHRSTW, HRCK, HWCK

出力電圧"H"レベル VOH4 IOH4 = −2.0 mA VDD− 0.4 VDD V

出力電圧"L"レベル VOL4 IOL4 = 2.0 mA VSS 0.4 V

リーク電流 ILK4 Vin = 0 ∼ VDD ±10 µAハイインピーダンス時

デジタル出力端子 FCK1, FCK2




デジタル入出力端子 HMSD0-7, HMAD0-6, HMBD0-6, HMCD0-6, VPD0-7, NSYNC, D0-7






保守廃止



MN86075

16 SDE00009BJM

� 電気的特性(つづき)4. AC特性

VDD = 5.0 V, VSS = 0.0 V, VIH = 0.7 × VDD†, VIL = 0.8 V, VOH = 0.7 × VDD, VOL = 0.2 × VDD, Ta = 0 °C ∼ 70 °C


1) クロックタイミング

HモードNMCLKサイクルタイム tMCYC_H 負荷50 pF 40 ns

HモードNMCLK "H"パルス幅 tMCHW_H 以下同条件 20 ns

HモードNMCLK "L"パルス幅 tMCLW_H 20 ns

MモードNMCLKサイクルタイム tMCYC_M 31 ns

MモードNMCLK "H"パルス幅 tMCHW_M 15.5 ns

MモードNMCLK "L"パルス幅 tMCLW_M 15.5 ns

LモードNMCLKサイクルタイム tMCYC_L 31 ns

LモードNMCLK "H"パルス幅 tMCHW_L 15.5 ns

LモードNMCLK "L"パルス幅 tMCLW_L 15.5 ns

NMCLK↓−SYNCセットアップタイム tSYIS 10 ns

NMCLK↓−SYNCホールドタイム tSYIH 10 ns

NMCLK↓−SYNCディレータイム tSYOD 20 ns

2) イメージバスインタフェース(パラレルモード)

DREQディレータイム tDREQL 50 ns

VPDディレータイム tVPDD1 40 ns

VPDホールドタイム tVPDH1 10 ns

3) イメージバスインタフェース(シリアルモード)

NVSCK↑−NVSEN↑ディレータイム tVSEL 0 ±10 ns

NVSCK↑−NVSEN↓ディレータイム tVSEH 0 ±10 ns

NVSCK↑−NVSDA↓ディレータイム tVSDH 0 ±10 ns

NVSCK↑−NVSDA↓ディレータイム tVSDL 0 ±10 ns

4) 68系CPUインタフェース

NWRサイクルタイム tCYCE 80 ns

NWRパルス幅 tPWE 40 ns

アドレスセットアップタイム tAS 40 ns

アドレスホールドタイム tAH 10 ns

データ出力ディレータイム tDDR 50 ns

データ出力ホールドタイム tDHR 10 ns

データ入力セットアップタイム tDSW 20 ns

データ入力ホールドタイム tDHW 10 ns

注) † : NRESET端子はVDD− 0.8 V、NMCLKI端子は0.8 × VDD

保守廃止



MN86075

17SDE00009BJM

� 電気的特性(つづき)4. AC特性(つづき)



5) 80系CPUインタフェース

アドレスセットアップタイム tAR 20 ns

アドレスホールドタイム tRA 10 ns

データ出力ディレータイム tRD 50 ns

データ出力ホールドタイム tDR 10 ns

リードパルス幅 tRW 50 ns

アドレスセットアップタイム tAW 20 ns

アドレスホールドタイム tWA 10 ns

データ入力セットアップタイム tWD 10 ns

データ入力ホールドタイム tDW 10 ns

ライトパルス幅 tWW 50 ns

6) メモリインタフェースタイミング(Lモード) (max. = 2.0 MHz, MCLK = 32 MHz) TACC = 15 ns

MCLK−NLMCEディレータイム tMCED 10 ns

MCLK−NLMWEディレータイム tMWED 10 ns

MCLK−NLMOEディレータイム tMOED 10 ns

MCLK−LMAディレータイム tLMAD 10 ns

MCLK−LMXD入力セットアップタイム tMXIS 5 ns

MCLK−LMXD入力ホールドタイム tMXIH 10 ns

NLMOE↑−LMXD出力ディレータイム tOEMD 20 ns

(Lモード , MAG : 0, STK : 1, RSH : 0または1) 疑似SRAM : TACC = 15 ns

NLMCE "H"パルス幅 tMCEWH1 tMCYC × 1.5 ns−5

NLMCE↓−NLMWE↑ディレータイム tMCWD1 tMCYC × 2 ns+10

LMA13-14−NLMWE↑ディレータイム tLMWED1 tMCYC × 1.5 ns+5

NLMWE "L"パルス幅 tMWEWL1 tMCYC −10 ns

NLMWE↑−LMXD出力ホールドタイム tMXOH1 10 ns

(Lモード , MAG : 0, STK : 0, RSH : 0または1) 疑似SRAM : TACC = 15 ns

NLMCE "H"パルス幅 tMCEWH2 tMCYC −5 ns

NLMCE "L"パルス幅 tMCEWL2 tMCYC × 1.5 ns−5

NLMCE↓−NLMWE↑ディレータイム tMCWD2 tMCYC × 1.5 ns+5


保守廃止



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18 SDE00009BJM




(Lモード , MAG : 0, STK : 0, RSH : 0または1)(つづき) 疑似SRAM : TACC = 15 ns

NLMWE "L"パルス幅 tMWEWL2 tMCYC × 1.5 ns−10


(Lモード , MAG : 1, STK : 0, RSH : *) 疑似SRAM : TACC = 15 nsNLMCE "H"パルス幅 tMCEWH3 tMCYC /2 ns

−5

NLMCE "L"パルス幅 1 tMCEWL3 tMCYC × 1.5 ns−10

NLMCE "L"パルス幅 2 tMCEWL32 tMCYC −10 ns

NLMCE↓−NLMWE↑ディレータイム tMCWD3 tMCYC ns+5



(Lモード , MAG : 0, STK : 1, RSH : *) 疑似SRAM : TACC = 15 nsNLMCE "H"パルス幅 tMCEWH4 tMCYC −10 ns

NLMCE↓−NLMWE↑ディレータイム tMCWD4 tMCYC × 1.5 ns+5

LMA12-14−NLMWE↑ディレータイム tLMWED4 tMCYC ns+5

NLMWE "L"パルス幅 tMWEWL4 tMCYC /2 ns−5


(Lモード , MAG : 0, STK : 0, RSH : 0または1 ; SRAM)(max. 2.0 MHz, MCLK = 32 MHz) SRAM : TACC = 15 ns

LMA−NLMWE↓ディレータイム tLMWED5 tMCYC ns+5

NLMWE "L"パルス幅 tMWEWL5 tMCYC × 1.5 ns−10

NLMWE↑−LMA出力ホールドタイム tLMOH5 tMCYC /2 ns−5

NLMWE↑−LMXD出力ホールドタイム tMXOH5 tMCYC /2 ns−5


保守廃止



MN86075

19SDE00009BJM




(Lモード , MAG : 1, STK : 0, RSH : 0または1) SRAM : TACC = 15 ns

LMA−NLMWE↓ ディレータイム tLMWED6 tMCYC /2 ns−5


NLMWE↑−LMA出力ホールドタイム tLMOH6 10 ns


(Mモード) (max. 4 MHz, MCLK = 32 MHz) SRAM : TACC = 30 ns

MCLK↑− CKVD出力ディレータイム tCKVM 10 ns

MCLK↑− MMA0-13 tMMA 10 nsMSA0-1出力ディレータイム

MCLK↓− NMMLD0-6入力セットアップタイム tMXISM 5 nsNMMED0-7

NMMFD0-7

MCLK↓− NMMLD0-6 入力ホールドタイム tMXIHM 10 nsNMMED0-7

NMMFD0-7

MMA0-13− NMMLWE↓ 出力セットアップタイム tMAWE tMCYC /2 nsNMMEWE↓ −5NMMFWE↓

MCLK↓− MMLWE↓ 出力ディレータイム tMWED 15 nsMMEWE↓MMFWE↓

MCLK↑− NMMOE出力ディレータイム tMMOED 15 ns

NMMLWE "L"パルス幅 tMLWEW tMCYC × 2 nsNMMEWE −10NMMFWE

NMMLWE↑− NMMLD0-6 出力ホールドタイム tMXOHM tMCYC /2 nsNMMEWE↑− NMMED0-7 −5NMMFWE↑− NMMFD0-7

NMMOE↑−NMMLD0-6 出力ディレータイム tOEMDM 20 nsNMMED0-7

NMMFD0-7


保守廃止



MN86075

20 SDE00009BJM




(Hモード) (max. 12.5 MHz, MCLK = 25 MHz) SRAM : TACC = 15 ns

MCLK−MACK出力ディレータイム tMACD 15 ns

MCLK−NHRSTA出力ディレータイム tSTAD 15 ns

MCLK−HMWE出力ディレータイム tHMWED 15 ns

MCLK↑− HMSD0-7入力セットアップタイム tMXISH 10 nsHMAD0-6

HMBD0-6

HMCD0-6

MCLK↑− HMSD0-7入力ホールドタイム tMXIHH 15 nsHMAD0-6

HMBD0-6

HMCD0-6

MCLK↑− HSWR出力ディレータイム tHWRD 15 nsHAWR

HBWR

HCWR

HSWR↑− HMSD0-7出力ディレータイム tHWRMD 15 nsHAWR↑−HMAD0-6HBWR↑−HMBD0-6HCWR↑−HMCD0-6

HMWEパルス幅 tHMWW tMCYC −5 ns

7) FIFOメモリI/F

NMCLKI↑−HWCK or HRCK↓ tMHL 15 ns出力ディレータイム

NMCLKI↓−CK or HRCK↑ tMHH 15 ns出力ディレータイム

HWCK↓−HRSTW↓出力ディレータイム tHSL ±8 nsHRCK↓−HRSTR↓

HWCK↓−HRSTW↑出力ディレータイム tHSH ±8 nsHRCK↓−HRSTR↑

HWCK or HRCK "L"パルス幅 tHLW tMCYC /2 ns−5

HWCK or HRCK "H"パルス幅 tHHW tMCYC /2 ns−5


保守廃止



MN86075

21SDE00009BJM




7) FIFOメモリ I/F(つづき)

HWCK↓−HFWE↓出力ディレータイム tHWL ±8 ns

HWCK↓−HFWE↓出力ディレータイム tHWH ±8 ns

HWCK↓−HMOD0-7出力ディレータイム tHOD ±8 ns

HRCK↑−HMID0-7セットアップタイム tHIS 10 ns

HRCK↑−HMID0-7ホールドタイム tHIH 0 ns

8) 多値出力I/F

NMCLKI↑−CKVG↓出力ディレータイム tMGL 15 ns

NMCLKI↓−CKVG↑出力ディレータイム tMGH 15 ns

CKVG "L"パルス幅 tGLW tMCYC /2 ns−5

CKVG "H"パルス幅 tGHW tMCYC /2 ns−5

CKVG↑−VGSD6-0 出力ディレータイム tGSD ±10 ns

9) CCDセンサI/F

NMCLKI↓−FCK1↓出力ディレータイム tMF1L 15 ns

NMCLKI↓−FCK1↑出力ディレータイム tMF1H 15 ns

NMCLKI↓−FCK2↓出力ディレータイム tMF2L 15 ns

NMCLKI↓−FCK2↑出力ディレータイム tMF2H 15 ns

NMCLKI↑−FR1↑出力ディレータイム tMR1H 15 ns

NMCLKI↑−FR1↓出力ディレータイム tMR1L 15 ns

NMCLKI↑−FR2↑出力ディレータイム tMR2H 15 ns

NMCLKI↑−FR2↓出力ディレータイム tMR2L 15 ns

FR1↓−FCK1↓ or FR2↑出力ディレータイム tR1FM 0 ns

FR2↓−FCK1↑ or FR2↓出力ディレータイム tR2FM 0 ns

FCK1↑−FCK2↓ or FCK1↓−FCK2↑ tFC12 ±5 ns出力ディレータイム


保守廃止



MN86075

22 SDE00009BJM

� 電気的特性(つづき)5.アナログ特性 VDD = 5.0 V, VSS = 0.0 V, Ta = 25 °C


A/Dコンバータ

分解能 RES 8 bit

非直線性誤差 EL f = 0.1 MHz ∼ 12.5 MHz ±0.5 ±0.9 LSB

微分直線性誤差 ED VREFH = 4.0 V, VREFL = 1.0 V ±0.5 ±0.9 LSB

リファレンス電圧"H"レベル VREFH 1.6 VDD V

リファレンス電圧"L"レベル VREFL VSS 3.4 V

リファレンス"H" "L"電圧差 VREFHL 1.6 VDD V

リファレンスラダー抵抗 RREF VREFHL = 3.0 V 300 450 Ω

オフセット電圧"L"側 VADOFF VREFHL = 3.0 V 0 150 mV

FET

最小チャネル抵抗 RCHO VFETG = 5.0 V, VFETS = 1.5 V 20 30 60 ΩVFETD = 1.7 V

ゲートリーク電流 IFETG VFETG = VSS, VAGOUT = VDD ±100 nA

VFETG = VDD, VAGOUT = VSS

FETゲート制御アナログスイッチ

AGOUT-FETGオン抵抗 RFET VAGOUT = 2.5 V, VFETG = 3.0 V 1.0 kΩ

AGOUT-FETGオフリーク IAGL VAGOUT = 2.5 V, VFETG = 3.0 V ±100 nA

ABC制御アナログスイッチ

AGDR-AGOUTオン抵抗 RDR VAGOUT = 2.5 V, VAGDR = 3.0 V 300 Ω

AGUR-AGOUTオン抵抗 RUR VAGOUT = 2.5 V, VAGUR = 2.0 V 300 Ω

VINIG-AGOUTオン抵抗 RINIG VAGOUT = 2.5 V, VINIG = 3.0 V 300 Ω

AGOUTオフリーク電流 IAGOUT VAGOUT = VDD, VINIG = VSS ±100 nAVAGDR = VSS, VAGUR = VSSVAGOUT = VSS, VINIG = VDDVAGDR = VDD, VAGUR = VDD

オフセット制御アナログスイッチ

OFHCチャージ抵抗 ROFU VOFHC = 2.5 V 9.5 20.0 kΩ

OFHCディスチャージ抵抗 ROFD VOFHC = 2.5 V 11.5 20.0 kΩ

OFHCオフリーク電流 IOFHC VOFHC = VDDまたはVOFHC = VSS ±100 nA

オフセット制御FET

OFOUTオン電流 IDSOUT VOFHC = VDD, VOFOUT = 3.0 V 1.0 3.7 mA

OFOUTオフリーク電流 IOFOUT VOFHC = VSS, VOFOUT = 2.5 V ±100 nA

保守廃止



MN86075

23SDE00009BJM

� 外形図(単位 : mm)• LQFP128-P-1818C (鉛フリー)

(1.2

5)

(1.25)

18.00±0.10

18.0

0±0.

10

20.0

0±0.

20

20.00±0.20

0.20±0.05

1.40

±0.

10

1.70

max

.

0.10

±0.

10

(0.60)

0.15

±0.

05 (1.00)

0.50±0.20

128

97

1 32

33

64

6596

Seating plane

0° to 10°

0.50M0.10

0.10

0.25

保守廃止



本書に記載の技術情報および半導体のご使用にあたってのお願いと注意事項

(1)� 本書に記載の製品および技術情報を輸出または非居住者に提供する場合は、当該国における法令、特に安全保障輸出

管理に関する法令を遵守してください。

(2)� 本書に記載の技術情報は、製品の代表特性および応用回路例などを示したものであり、弊社または他社の知的財産権

もしくはその他の権利に基づくライセンスは許諾されていません。したがって、上記技術情報のご使用に起因して第三

者所有の権利にかかわる問題が発生した場合、弊社はその責任を負うものではありません。

(3)　本書に記載の製品は、標準用途－一般電子機器(事務機器、通信機器、計測機器、家電製品など)に使用されること

を意図しております。

特別な品質、信頼性が要求され、その故障や誤動作が直接人命を脅かしたり、人体に危害を及ぼす恐れのある用途

－特定用途(航空・宇宙用、交通機器、燃焼機器、生命維持装置、安全装置など)にご使用をお考えのお客様および弊

社が意図した標準用途以外にご使用をお考えのお客様は、事前に弊社営業窓口までご相談願います。

(4)　本書に記載の製品および製品仕様は、改良などのために予告なく変更する場合がありますのでご了承ください。した

がって、最終的な設計、ご購入、ご使用に際しましては、事前に最新の製品規格書または仕様書をお求め願い、ご確認

ください。

(5)　設計に際しては、絶対最大定格、動作保証条件(動作電源電圧、動作環境等)の範囲内でご使用いただきますようお願

いいたします。特に絶対最大定格に対しては、電源投入および遮断時、各種モード切替時などの過渡状態においても、

超えることのないように十分なご検討をお願いいたします。保証値を超えてご使用された場合、その後に発生した機器

の故障、欠陥については弊社として責任を負いません。

また、保証値内のご使用であっても、半導体製品について通常予測される故障発生率、故障モードをご考慮の上、弊

社製品の動作が原因でご使用機器が人身事故、火災事故、社会的な損害などを生じさせない冗長設計、延焼対策設計、

誤動作防止設計などのシステム上の対策を講じていただきますようお願いいたします。

(6)　製品取扱い時、実装時およびお客様の工程内における外的要因（ESD、EOS、熱的ストレス、機械的ストレス）による

故障や特性変動を防止するために、使用上の注意事項の記載内容を守ってご使用ください。

また、防湿包装を必要とする製品は、保存期間、開封後の放置時間など、個々の仕様書取り交わしの折に取り決めた

条件を守ってご使用ください。

(7)　本書の一部または全部を弊社の文書による承諾なしに、転載または複製することを堅くお断りいたします。

090506

保守廃止



目次概　要特　長用　途端子配置図端子説明1.モード説明(3pin)2.システムインタフェース端子(15pin)3.クロック端子(2pin)4.センサインタフェース端子(6pin)5.センサ駆動端子(4pin)6.イメージバス I/F端子(5pin)7.パラレル I/O端子(8pin)8.メモリインタフェース端子(57pin)8.1.Lモード8.2.Mモード8.3.Hモード

9.アナログ端子(20pin)

電気的特性1.絶対最大定格2.動作条件3.DC特性4.AC特性5.アナログ特性

外形図

ファクシミリ用 LSI MN86075 -...

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