AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック機能 DIV_A...

[AK2403]

018011679-J-03 2019/09 - 1 -

1. 概要

AK2403はカルテシアンフィードバック線形化技術を用いた送信ICです。外部のパワーアンプ出力から

カプラーを介してAK2403にフィードバックすることにより、高線形性を実現します。カルテシアンフ

ィードバック回路はフォワードパス部とフィードバックパス部で構成されています。フォワードパス

は差動アンプ、I/Q直交変調器で構成され、フィードバックパスはアッテネータ、I/Q直交復調器、位相

シフト器、差動シングル変換アンプによって構成されています。AK2403はVCO内蔵PLL及びDACを内

蔵しているためシステムの面積を小さくすることができます。AK2403のPLLは内蔵VCO、外付けVCO

のいずれかによりLocal信号を生成することができます。又、AK2403は内蔵DACを用いて容易にDCオ

フセットキャリブレーションを行う機能を持っています。

2. 特長

周波数範囲：50MHz~1GHz

動作電圧：2.7~3.3V (チャージポンプ：2.7~5.5V)

温度範囲：-40~+85 ºC

フォワードパス/フィードバックパスゲインコントロール：31dB

フォワードパス IQ直交変調器内蔵

フィードバックパス IQ直交復調器内蔵

ΔΣ フラクショナル-N PLL内蔵

360度位相シフト器内蔵

安定性検出用アクティブHPF内蔵

12bit DAC内蔵

68-pin QFN (8 x 8mm, 0.4mm pitch)パッケージ

3. アプリケーション

狭帯域無線通信: 6.25kHz / 7.5kHz / 12.5kHz / 15kHz / 25kz / 50kHz / 100kHz / 150kHz / etc.

変調方式: π/4 DQPSK / QPSK / 16QAM / 64QAM

(データ変調は外部で行う必要があります。AK2403にはデータ変調機能は搭載していません。)

アナログ/デジタル混載無線機器

業務用デジタル無線

公共/防災無線

船舶/移動体通信

Cartesian Feedback Loop Transmitter

AK2403

[AK2403]

018011679-J-03 2019/09 - 2 -

4. 目次

1. 概要 .................................................................................................................................................. 1

2. 特長 .................................................................................................................................................. 1

3. アプリケーション ............................................................................................................................... 1

4. 目次 .................................................................................................................................................. 2

5. ブロック図と機能説明 ........................................................................................................................ 4

5.1. ブロック図 ...................................................................................................................................... 4

5.2. 機能説明 .......................................................................................................................................... 4

6. ピン配置と機能説明 ............................................................................................................................ 5

6.1. ピン配置 .......................................................................................................................................... 5

6.2. 機能説明 .......................................................................................................................................... 6

6.3. 未使用ピンの処理 ........................................................................................................................... 8

7. 絶対最大定格 ....................................................................................................................................... 9

8. 推奨動作条件 ....................................................................................................................................... 9

9. 電気的特性 ........................................................................................................................................ 10

9.1. デジタルDC特性 ........................................................................................................................... 10

9.2. デジタルAC特性 ........................................................................................................................... 10

9.2.1. システムリセット .................................................................................................................. 10

9.2.2. レジスタアクセス用シリアルインターフェース ................................................................... 10

9.2.3. DACデータ書き込み用シリアルインターフェース ................................................................ 12

9.3. パワーアップシーケンス .............................................................................................................. 13

9.4. シンセサイザ特性 ......................................................................................................................... 15

9.5. フォワードパス特性 ..................................................................................................................... 17

9.6. フィードバックパス特性 .............................................................................................................. 18

9.7. DAC+SMF特性 .............................................................................................................................. 19

9.8. IDET特性 ....................................................................................................................................... 20

9.9. 消費電流 ........................................................................................................................................ 20

10. 機能説明 ............................................................................................................................................ 22

10.1. パワー制御 .................................................................................................................................. 22

10.2. PLL ............................................................................................................................................... 23

10.2.1. シンセサイザ立ち上げシーケンス ....................................................................................... 23

10.2.2. 周波数設定 ........................................................................................................................... 25

10.2.3. Multiplier & R Divider ............................................................................................................ 25 10.2.4. Charge Pump & Loop Filter .................................................................................................. 26

10.2.5. ファーストロックアップモード ........................................................................................... 27

10.2.6. Lock Detect ........................................................................................................................... 27 10.2.7. VCO ...................................................................................................................................... 28

10.3. DIFFAMP ..................................................................................................................................... 29 10.4. MOD ............................................................................................................................................. 31 10.5. Phase Shifter ............................................................................................................................... 31 10.6. DC Offset Calibration ................................................................................................................... 31 10.7. IDET ............................................................................................................................................. 32 10.8. Loop Switch ................................................................................................................................. 33

11. レジスタマップ ................................................................................................................................. 34

11.1. レジスタマップ ........................................................................................................................... 34

12. レジスタ説明 ..................................................................................................................................... 37

12.1. <0x01~0x03>FRAC ..................................................................................................................... 37 12.2. <0x04~0x06>MOD ...................................................................................................................... 37 12.3. <0x07~0x08>INT ......................................................................................................................... 37 12.4. <0x09>RDIV ................................................................................................................................ 37 12.5. <0x0A~0x0B>CP ......................................................................................................................... 38

[AK2403]

018011679-J-03 2019/09 - 3 -

12.6. <0x0C~0x0D>SYNTH ................................................................................................................. 39 12.7. <0x0E>LOCAL............................................................................................................................. 40 12.8. <0x0F>VCO ................................................................................................................................. 41 12.9. <0x10>MULT ............................................................................................................................... 41 12.10. <0x12>DIFAMP ......................................................................................................................... 41 12.11. <0x13>MODG ............................................................................................................................ 42 12.12. <0x14~0x19>DAC ..................................................................................................................... 42 12.13. <0x1A>ATT ................................................................................................................................ 44 12.14. <0x1B>BBAMP .......................................................................................................................... 45 12.15. <0x1C>PHSFT .......................................................................................................................... 45 12.16. <0x1D>FUNCTION ................................................................................................................... 46 12.17. <0x1E~20>OFCAL .................................................................................................................... 47 12.18. <0x21~0x22>PD ........................................................................................................................ 48 12.19. <0x24>SYNTH3 ........................................................................................................................ 49 12.20. <0x2F>SRST ............................................................................................................................. 49

13. 外部接続回路例 ................................................................................................................................. 50

13.1. 電源安定化容量 ........................................................................................................................... 50

13.2. VREF1, VREF2, VREF3出力 ...................................................................................................... 51

13.3. BIAS1, BIAS2出力 ....................................................................................................................... 51

13.4. VCOM_FB, VCOM_FW出力 ....................................................................................................... 52

13.5. TCXOIN入力 ................................................................................................................................ 52

13.6. ATTVG1, ATTVG2出力 ................................................................................................................ 52

13.7. SYNTH部 ..................................................................................................................................... 53

13.8. RFIN入力 ..................................................................................................................................... 53

13.9. ATTOUT出力 ................................................................................................................................ 53

13.10. RFOUT出力 ............................................................................................................................... 54

13.11. IDET ........................................................................................................................................... 54 13.12. FW path ..................................................................................................................................... 55

14. LSIインターフェース回路例 ............................................................................................................. 56

15. パッケージ ........................................................................................................................................ 59

15.1. 外形寸法図 .................................................................................................................................. 59

15.2. マーキング .................................................................................................................................. 59

16. 改訂履歴 ............................................................................................................................................ 60

重要な注意事項 ........................................................................................................................................ 61

[AK2403]

018011679-J-03 2019/09 - 4 -

5. ブロック図と機能説明

5.1. ブロック図

Figure 5.1 AK2403ブロック図

5.2. 機能説明

ブロック機能

DIFFAMP 全差動アンプ

MOD IQ直交変調器、出力レンジ31 dB、1 dBステップ制御

DC Nulling MOD差動入力間のDC offset検出

ATT アッテネータ、出力レンジ31 dB、1 dBステップ制御

DEMOD I/Q直交復調器

Phase Shifter ローカル位相シフト器、位相シフトレンジ360度、5.625度ステップ制御

BBAMP 差動シングル変換アンプ、出力レンジ11dB、1 dBステップ制御

Loop Switch フィードバックループのON/OFF切り替えスイッチ

IDET 安定性検出回路

FBOUTI/Q フィードバックパス出力アンプ

DAC 12bitデジタルアナログ変換器

SMF DAC出力を平滑化するローパスフィルタ

DAC S/P IF シリアル-パラレル・インターフェース

SYNTH ΔΣ型 Fractional-N PLL (CLKBUF, Multiplier & R Divider, PFD, Charge

Pump, N-Divider, Lock Detect)

VCO 電圧制御発振器

[AK2403]

018011679-J-03 2019/09 - 5 -

ブロック機能

DIV_A 分周器、1, 2, 4, 8分周のいずれかを選択

DIV_B 分周器、2, 4, 8, 16分周のいずれかを選択

Digital Control デジタル制御部

LDO 低ドロップアウトレギュレータ（デジタル部、SYNTHの一部で使用）

VIREF(SYNTH), VIREF

シンセ部およびそれ以外のリファレンス回路

6. ピン配置と機能説明

6.1. ピン配置

Figure 6.1 AK2403ピン配置図

VSSはパッケージ裏面のTABより供給します。パッケージ裏面中央の露出パッドはVSSに接続してくだ

さい。

NCピンはVSSに接続してください。

[AK2403]

018011679-J-03 2019/09 - 6 -

6.2. 機能説明

AI:アナログ入力ピン、AO:アナログ出力ピン、DI:デジタル入力ピン、DO:デジタル出力ピン

P:電源ピン、G:グラウンドピン

全てのデジタル入力ピンについてフローティングは禁止です。NCピンはVSSに接続してください。

MODIP, MODIN, MODQP, MODQNは13. 外部接続回路例13.12. FW pathの通りDIFO_IP, DIFO_IN,

DIFO_QP, DIFO_QNと接続してください。

ピン# ピン名 Type PD時 *1

ピン状態機能概要

1 TEST1 DI 100 kΩ

Pull down VSSに接続してください

2 ATTVG1 AO Hi-Z アッテネータACグラウンド出力端子

3 ATTVG2 AO Hi-Z アッテネータACグラウンド出力端子

4 TEST2 DI 100 kΩ

Pull down VSSに接続してください

5 IDETPKDO AO Hi-Z 安定性検出回路整流器出力端子

6 ATTOUT AO Hi-Z アッテネータ出力端子

7 DEMIN AI Hi-Z 復調器入力端子

8 FBVDD P - フィードバックパス用アナログ電源端子

9 NC - - VSSに接続してください

10 BIAS1 AI Hi-Z 電流調整抵抗接続端子

11 VCOM_FB AO VSS フィードバックパス用コモン電圧

12 IDETPKDI AI Hi-Z 安定性検出回路整流器入力端子

13 IDETAMPO AO Hi-Z 安定性検出回路アクティブHPF用アンプ出力端子

14 IDETAMPI AI Hi-Z 安定性検出回路アクティブHPF用アンプ入力端子

15 FBOUT_Q AO 160 kΩ

Pull down フィードバックパス Qch出力端子

16 DIFI_QN AI Hi-Z 全差動アンプ Qch反転入力端子

17 DIFI_QP AI Hi-Z 全差動アンプ Qch正転入力端子

18 DIFVG_QP AO 136 kΩ

Pull down 全差動アンプ Qch正転入力端子側仮想グラウンド

19 DIFO_QN AO 100 kΩ

Pull down 全差動アンプ Qch反転出力端子

20 DIFO_QP AO 44 kΩ

Pull down 全差動アンプ Qch正転出力端子

21 DIFVG_QN AO 52 kΩ

Pull down 全差動アンプ Qch反転入力端子側仮想グラウンド

22 MODQP AI - 変調器 Qch正転入力端子

23 MODQN AI - 変調器 Qch反転入力端子

24 VCOM_FW AO VSS フォワードパス用コモン電圧

25 FWVDD P - フォワードパス用アナログ電源端子

26 RFOUT AO Hi-Z 変調器出力端子 *2

27 VSS G - グラウンド端子

28 MODIN AI - 変調器 Ich反転入力端子

29 MODIP AI - 変調器 Ich正転入力端子

30 DIFVG_IN AO 52 kΩ

Pull down 全差動アンプ Ich反転入力端子側仮想グラウンド

31 DIFO_IP AO 44 kΩ

Pull down 全差動アンプ Ich正転出力端子

32 DIFO_IN AO 100 kΩ

Pull down 全差動アンプ Ich反転出力端子

[AK2403]

018011679-J-03 2019/09 - 7 -

ピン# ピン名 Type PD時 *1

ピン状態機能概要

33 DIFVG_IP AO 136 kΩ

Pull down 全差動アンプ Ich正転入力端子側仮想グラウンド

34 DIFI_IP AI Hi-Z 全差動アンプ Ich正転入力端子

35 DIFI_IN AI Hi-Z 全差動アンプ Ich反転入力端子

36 FBOUT_I AO 160 kΩ

Pull down フィードバックパス Ich出力端子

37 LOVDD P - ローカルバッファー用アナログ電源端子

38 LODVDD P - ローカル分周器用アナログ電源端子

39 LO_N AI 100 Ω Pull up

ローカル反転入力端子

40 LO_P AI 100 Ω Pull up

ローカル正転入力端子


42 VREF3 AO - LDO基準電圧用安定化コンデンサ接続端子

43 TCXOIN AI 27 kΩ

Pull down リファレンスクロック入力端子

44 VREF1 AO - LDO基準電圧用安定化コンデンサ接続端子

45 CP AO Hi-Z チャージポンプ出力端子

46 CPZ AI - Loop Filter用コンデンサへの接続端子

47 SWIN AI - Fast Lock用抵抗への接続端子

48 CPVDD P - チャージポンプ用アナログ電源端子

49 BIAS2 AI Hi-Z チャージポンプ電流調整抵抗接続端子

50 SYNVDD P - シンセサイザ用アナログ電源端子


52 VCOVDD P - VCO用アナログ電源端子

53 VCNT AI Hi-Z VCO入力端子

54 VREF2 AO 27 kΩ

Pull down 基準電圧用安定化コンデンサ接続端子

55 TX_PDN DI Hi-Z ハードウェアパワーダウン端子

56 CSN DI Hi-Z シリアルデータ用チップセレクト端子

57 SDATAI DI Hi-Z シリアルデータ用入力端子

58 SCLK DI Hi-Z シリアルデータ用クロック入力端子

59 SDATAO DO VSS シリアルデータ用出力端子

60 LD DO VSS ロック検出端子

61 DA_FS DI Hi-Z D/Aコンバータシリアルデータ用フレームシンク入

力端子

62 DA_SCLK DI Hi-Z D/Aコンバータシリアルデータ用クロック入力端子

63 DA_SDI DI Hi-Z D/Aコンバータシリアルデータ入力端子

64 DVDD P - デジタルインターフェース用電源端子

65 DACVDD P - D/Aコンバータ用アナログ電源端子


67 RSTN DI Hi-Z ハードウェアリセット端子

68 RFIN AI Hi-Z アッテネータ入力端子

Notes:

*1. レジスタ制御による各ブロックのパワーダウン時を示します。

*2. オープンドレインのため、抵抗もしくはインダクタを介して電源電圧供給が必要です。

[AK2403]

018011679-J-03 2019/09 - 8 -

6.3. 未使用ピンの処理

使用しない入出力ピンは下記の設定を行い適切に処理して下さい。

SYNTHを使用しない場合

*SYNTHを使用しない場合にも、SYNVDD, CPVDD, VCOVDDには電源電圧を供給してください。

DACを使用しない場合

*DACを使用しない場合にも、DACVDDには電源電圧を供給してください。

IDETを使用しない場合

該当機能を使用しない場合

ピン##

ピン名 Type ピン処理備考

45 CP AO オープン

46 CPZ AI オープン

ファーストロックアップ機能を使用せず

SYNTHを使用する場合は、10.2.4. Charge

Pump & Loop Filterを参照

47 SWIN AI オープンファーストロックアップ機能を使用せずに

SYNTHを使用する場合を含む

48 CPVDD P 電源電圧供給

49 BIAS2 AI オープン

50 SYNVDD P 電源電圧供給

52 VCOVDD P 電源電圧供給

53 VCNT AI オープン

60 LD DO オープンロック検出機能を使用しない場合を含む

ピン# ピン名 Type ピン処理備考

61 DA_FS DI “L”固定

62 DA_SCLK DI “L”固定

63 DA_SDI DI “L”固定

65 DACVDD P 電源電圧供給


5 IDETPKDO AO オープン

12 IDETPKDI AI オープン

13 IDETAMPO AO オープン

14 IDETAMPI AI オープン

15 FBOUT_Q AO オープン


16 DIFI_QN AI オープンゲイン、位相調整などで使用しない場合

17 DIFI_QP AI オープン内部DACを使用する場合

34 DIFI_IP AI オープン内部DACを使用する場合

35 DIFI_IN AI オープンゲイン、位相調整などで使用しない場合

36 FBOUT_I AO オープンゲイン、位相調整などで使用しない場合

[AK2403]

018011679-J-03 2019/09 - 9 -

7. 絶対最大定格

Parameter Symbol Min. Max. Unit Description

電源電圧範

囲

SYNVDD pin LOVDD pin LODVDD pin VCOVDD pin DACVDD pin

AVDD1 -0.3 5.5

V

FBVDD pin FWVDD pin

AVDD2 -0.3 3.6

CPVDD pin CPVDD -0.3 6.5

DVDD pin DVDD -0.3 6.5

グラウンドレベル VSS 0 0 V

アナログ入力印可電圧 VAIN -0.3 AVDD1+0.3 AVDD2+0.3 CPVDD+0.3

V *3

デジタル入力印可電圧 VDIN -0.3 DVDD+0.3 V

入力印可電流

(電源ピンを除く) IIN -10 +10 mA

最大RFIN入力レベル RFPOW +13 dBm RFIN pin

最大LO入力レベル LOPOW +10 dBm LO_P, LO_N pins

保存温度 Tstg -55 125 ºC

電源電圧は全てVSS pinに対する値です。この値を超えた条件で使用した場合、デバイスを破壊するこ

とがあります。又、通常の動作は保障されません。

Note:

*3 MODIP, MODIN, MODQP, MODQNは除く。MODIP, MODIN, MODQP, MODQN pinsは推奨外部接

続例の通りDIFO_IP, DIFO_IN, DIFO_QP, DIFO_QN pinsと接続してください。

・注意：実際の熱抵抗は本ICが実装される基板のレイアウトやその熱の逃がし方に大きく依存しますの

で、システムの熱設計を慎重に行い、ICのジャンクション温度が125 ºCを超えない事をお確かめの上ご

使用下さい。

8. 推奨動作条件

Parameter Symbol Min. Typ. Max. Unit Description

動作温度 Ta -40 85 ºC

動作電源電圧

AVDD1 AVDD2

2.7 3.0 3.3

V

CPVDD AVDD1,2 AVDD1,2 5.5

DVDD 1.7 1.8 1.9

AVDD1,2 3.0 3.3

・注意：本データシートに記載されている条件以外のご使用に関しては当社では責任を負いません

[AK2403]

018011679-J-03 2019/09 - 10 -

9. 電気的特性

9.1. デジタルDC特性

Parameter Symbol Min. Typ. Max. Unit Description

高レベル入力電圧 VIH 0.8DVDD V *4

低レベル入力電圧 VIL 0.2DVDD V *4

高レベル入力電流 IIH 10 μA

VIH=DVDD *4

IIH2 9 33 66 μA VIH=FBVDD *5

低レベル入力電流 IIL -10 μA VIL=0V *4, *5

高レベル出力電圧 VOH DVDD-0.4 DVDD V IOH=+0.2mA *6

低レベル出力電圧 VOL 0.0 0.4 V IOL=-0.4mA *6

Notes:

*4. 対象となるピンはRSTN, CSN, SDATAI, SCLK, DA_SCLK, DA_SDI, DA_FS, TX_PDNです。

*5. 対象となるピンはTEST1, TEST2です。

*6. 対象となるピンはSDATAO, LDです。

9.2. デジタルAC特性

9.2.1. システムリセット

ハードウェアリセット

Parameter Symbol Condition Min. Typ. Max. Unit

ハードウェアリセット

信号入力幅 tRSTN RSTN pin 1 μs

RSTN VIH

VIL

tRSTN

Reset operation

Figure 9.1 リセット動作タイミング

RSTN pinに1μs以上の“L”を入力すると、ハードウェアリセットが実行されます。ハードウェアリセット

では、すべての内部状態が初期化されます。そのためハードウェアリセット実施後は、すべての動作設

定を行う必要があります。

確実にハードウェアリセット動作を行う為に、リセット区間中、及びリセット解除のタイミングでは

SCLK, SDATAIN, CSN pins入力を“L”または“H”に固定してください。

（推奨設定）SCLK pin: “L”, SDATAIN pin: “L”, CSN pin: “H”

ソフトウェアリセット

<Address0x2F>SRST[7:0] bits = “1010 1010”を書き込むと、ソフトウェアリセットが実行されます。

ソフトウェアリセットではすべての内部状態が初期化されます。そのため、リセット実施後は最初から

すべての動作設定を行う必要があります。このレジスタは、ソフトウェアリセット完了後に自動で

“0000 0000”となります。

9.2.2. レジスタアクセス用シリアルインターフェース

AK2403は、CSN, SCLK, SDATAI, SDATAO pinsのシリアルインターフェースにより、レジスタデータ

の書き込み、読み出しを行ないます。SDATAI pinから入力されるシリアルデータは、Read/Write識別ビ

[AK2403]

018011679-J-03 2019/09 - 11 -

ットとレジスタアドレス7-bit(MSBファースト, A6～A0)、レジスタデータ8-bit(MSBファースト, D7~D0）

の16bitで構成されます。

書き込み (WRITE命令)

Figure 9.2 レジスタ書き込みタイミング

読み出し (READ命令)

Figure 9.3 レジスタ読み出しタイミング

R/W ：レジスタへのアクセスが書き込みか、読み出しかをこのビットで識別します。

このビットが”0”の場合には書き込み、“1”の場合には読み出しとなります。

A6～A0 ：アクセスしようとしているレジスタのアドレスを表します。

D7～D0 ：レジスタへの書き込みデータ、および読み出しデータです。

(1) CSN pin(チップセレクト)は、レジスタにアクセスしない時は通常“H“に設定します。CSN pin

を“L”に設定すると、シリアルインターフェースがアクティブとなります。

(2) 書き込み時は、CSN pinが“L”区間で、SCLK pinの16サイクルのクロックの立ち上がりに同期し

て、SDATAI pinよりアドレス、データの順に取り込みます。入力データの確定は、16個目のク

ロックの立ち上がりで行われます。データ書き込み毎にCSN pinは一度“H”に設定してくださ

い。（クロックのカウントが16より手前でCSN pinが“H”になった場合には、その入力データは

無効になりますのでご注意ください。）

(3) 読み出しでは、CSN pinが“L”区間で、SCLKの前半8クロックの立ち上がりに同期してSDATAI

pinより識別ビット、アドレスを取り込み、後半の8クロックの立ち下がりに同期して指定した

アドレスのデータが、SDATAO pinより出力されます。連続での読み出しはデータが保証され

ませんので、データ読み出し毎にCSN pinを“H”に設定してください。

[AK2403]

018011679-J-03 2019/09 - 12 -

DVDD = 1.7~1.9V

Parameter Symbol Min. Typ. Max. Unit Condition

CSN setup time tCSS 50 ns

SDATAIN setup time tDS 25 ns

SDATAIN hold time tDH 25 ns

SCLK high time tWH 50 ns

SCLK low time tWL 50 ns

CSN low hold time tCSLH 25 ns

CSN high hold time tCSHH 50 ns

SCLK to SDATA output delay time

tDD 45 ns 20pF負荷

DVDD = 2.7~3.3V


CSN setup time tCSS 40 ns

SDATAIN setup time tDS 20 ns

SDATAIN hold time tDH 20 ns

SCLK high time tWH 40 ns

SCLK low time tWL 40 ns

CSN low hold time tCSLH 20 ns

CSN high hold time tCSHH 40 ns

SCLK to SDATA output delay time

tDD 30 ns 20pF負荷

* デジタル入力のタイミングは立ち上がり/立ち下がり信号の0.5 x VDDの値を基準とします。また、

デジタル出力のタイミングは立ち上がり/立ち下がり信号の0.5 x VDDの値を基準に測定されます。

9.2.3. DACデータ書き込み用シリアルインターフェース

D/Aコンバータインターフェースは内部にシフトレジスタを備えており、DA_SCLK pinの立ち上がりク

ロックに同期してDA_SDI pinよりI channel dataとQ channel dataを各々16bit取り込みます(MSBファ

ースト)。そしてDA_FS pinの立ち上がりのタイミングで、パラレルに変換されたデータがD/Aコンバー

タ本体に取り込まれます。D/Aコンバータは12bitの構成でI/Q channel dataの下位4bitは無効となりま

す。最大動作周波数は1MHzです。データの入力形式は2の補数です。DA_FS pinの立ち上がりエッジ

から、次の立ち上がりエッジまでに、以下のタイミングチャートに従い32サイクル以上のクロックを

入力してください。

Figure 9.4 DACデータ書き込み用シリアルインターフェースタイミング

AK2403はDA_FS, DA_SCLK, DA_SDI pinsのシリアルインターフェースにより、D/Aコンバータへのデ

ータ書き込みを行います。

[AK2403]

018011679-J-03 2019/09 - 13 -


DAC_FS tDACFS 1 μs

DA_FS High Pulse Width tFSHW 15 ns

DA_SCLK High Pulse Width tHI 15 ns

DA_SCLK Low Pulse Width tLO 15 ns

DA_SDI Setup Time tDS 7.5 ns

DA_SDI Hold Time tDH 7.5 ns

DA_SCLK Low Hold Time tSCLH 15 ns

DA_SCLK Setup Time tSCS 15 ns

9.3. パワーアップシーケンス

Figure 9.5 AK2403パワーアップシーケンス

(1) RSTN , TX_PDN pinsを“L”に設定し、電源を立ち上げます。SYNVDD, FBVDD電源の立ち上げは同

時、もしくはFBVDD, SYNVDDの順に立ち上げをおこなってください。

(2) SYNVDD電源の立ち上げと同時に内部LDOが立ち上がります。LDO立ち上がり時に、内部レジスタ

が不安定になることを避けるため、LDO立ち上がり後1μs以上RSTN pin を“L”に設定してレジスタ

初期値を確定させてください。

(3) RSTN pinを“H”に設定し、レジスタ書き込みをおこないます。レジスタ書き込みは、RSTN pinを

“H”に設定してハードウェアリセットを解除した後1μs以上経過した後でおこなってください。

(4) <Address 0x21, 0x22>で使用するブロックのパワー制御レジスタに“1”を書き込みます。内部のVCO

を使わない場合(<Address 0x0E>MODE[1:0] bits = “10” or “11”)

でも<Address 0x21>PD_SYNTH_N bit = “1”を設定して下さい。CLKBUF, VCO, SYNTH, VIREF部

以外のブロックのパワーダウン解除はTX_PDN pinと<Address 0x21, 0x22>の組み合わせによりお

こなわれるため、この時点ではSYNTHとVIREF部以外のブロックはパワーオンしません(詳細は

10.1. パワー制御を参照ください)。

(5) 内蔵PLLを用いる場合 (<Address 0x0E>MODE[1:0] bits = “00 or 10”)、PLLレジスタ<Address

0x09, 0x0A, 0x0B, 0x0C, 0x0D, 0x0E, 0x0F, 0x10, 0x24>を設定した後、周波数レジスタ(<Address

0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07, 0x08>)を設定します。周波数レジスタ<Address 0x08>

[AK2403]

018011679-J-03 2019/09 - 14 -

はレジスタ<Address 0x0E>MODE[1:0] bits又は<Address 0x0F>VCO[1:0] bitsを設定後500μs以上経

過してから設定してください。周波数レジスタ<Address 0x01~0x07>への書き込みは<Address

0x08>の書き込み時に有効になります。PLLのロック時間2ms (外部推奨回路接続、ファーストロッ

クアップ使用時)は<Address 0x08>の書き込み時からの時間になります。周波数の変更に伴い使用

する内蔵VCOが切り替わる場合(内部VCOは3種類あります)、<Address 0x0F>VCO[1:0] bitsの設定

をおこなってから500μs以上経過後に再度<Address 0x01~08>周波数レジスタの設定をおこなって

ください (詳細は10.2.2. 周波数設定を参照してください)。

内蔵PLLを用いない場合 (外部で生成したローカル信号をAK2403に入力する場合)、DIV_Bの分周数

を<Address 0x0E>DIVB[1:0] bitsで設定してください。

(6) その他、ゲインなどのレジスタ設定を行います。<Address 0x1C>PHSFTOF[1:0]を上記設定周波数

に応じて設定してください。TX_PDN pinを“H”に切り替り変える前に<Address 0x12>DIF_LIM bitに

“1”を設定してください。

(7) TX_PDN pinを“H”に設定します。PD_SYNTH_N, PD_CLKBUF_N, PD_REF_N bits以外の<Address

0x21, 0x22>のレジスタ値に応じて各ブロックのパワー制御がおこなわれます (詳細は10.1. パワー

制御を参照してください)。TX_PDN pinを“L”から“H”に切り替えるタイミングは必ず(4)の手順

PD_REF_N bit = “1”でリファレンス部のパワーダウン解除をおこない3ms後にリファレンス部が安

定動作になった状態で実施してください。TX_PDN pinを“H”に切り替えた後、200μs以上経過後に

各ブロックは安定動作状態となります。外部DAC使用時は、外部DACを立ち上げた後、TX_PDN

pinを“L”から“H”にしてください。

*上記パワーアップシーケンス中の立ち上がりおよび待機時間は外部推奨回路接続時における所要時間

です。

[AK2403]

018011679-J-03 2019/09 - 15 -

9.4. シンセサイザ特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内にて適用されます。

Parameter Min. Typ. Max. Unit Description

RF Local特性

Operating Frequency Range with Internal VCO <Address 0x0E>MODE[1:0] = “00” *7

50 59.375

MHz

VCO[1:0] bits = “01” DIVA[1:0] bits = “11” DIVB[1:0] bits = “01”

59.375 80 VCO[1:0] bits = “10” DIVA[1:0] bits = “11” DIVB[1:0] bits = “01”

80 100 VCO[1:0] bits = “00” DIVA[1:0] bits = “11” DIVB[1:0] bits = “00”

100 118.75 VCO[1:0] bits = “01” DIVA[1:0] bits = “11” DIVB[1:0] bits = “00”



200 237.5 VCO[1:0] bits = “01” DIVA[1:0] bits = “10” DIVB[1:0] bits = “00”






800 950 VCO[1:0] bits = “01” DIVA[1:0] bits = “00”, DIVB[1:0] bits = “00”


Input Frequency Range for External VCO <Address 0x0E>MODE[1:0] = “10”

400

2000 MHz

<Address 0x0C>LFMODE = “0”

400

1900 <Address 0x0C>LFMODE

= “1”

Input Frequency Range for External LO <Address 0x0E>MODE[1:0] = “11”

200

2000 MHz

Input Level -5 5 dBm LO_P, LO_N pins

TCXOIN特性

Input Level 0.4 2.0 Vpp TCXOIN pin

Operating Frequency Range 10 18.432

or 19.2

40 MHz

[AK2403]

018011679-J-03 2019/09 - 16 -


Multiplier特性

Output Frequency 250 300 MHz

PFD特性

Phase Detect Frequency

(Fpfd : Figure 10.3参照) 1.2 40 MHz *8

Charge Pump特性

CP Current Adjust 22 27 33 kΩ BIAS2 pin外部接続抵抗

Minimum CP Current 75 μA

Maximum CP Current 2400 μA

Icp TRI-STATE Leak Current

1 nA 0.6≤Vcp≤CPVDD-0.7

(Vcp:CP pin電圧)

Internal VCO特性

Operating Frequency Range

1280 1600

MHz

VCO[1:0] bits = “00”

1600 1900 VCO[1:0] bits = “01”

1900 2560 VCO[1:0] bits = “10”

KVCO Fvco*0.01

MHz/V

VCO[1:0] bits = “00” or

"01”, Fvco:VCO発振周波数[MHz]

Fvco*0.02 VCO[1:0] bits = “10”,

Fvco:VCO発振周波数[MHz]

Phase noise @1.6GHz

10kHz offset -91.7

dBc/Hz VCO[1:0] bits = “00”

設計保証

20kHz offset -97.7

100kHz offset -114.5

1MHz offset -134.5

Phase noise @1.74GHz

10kHz offset -91.7


設計保証

20kHz offset -97.7


1MHz offset -137.5

Phase noise @1.9GHz

10kHz offset -91.7


設計保証

20kHz offset -97.7


1MHz offset -134.5

Phase noise @2.56GHz

10kHz offset -79


設計保証 20kHz offset -85

100kHz offset -104

1MHz offset -125

Notes:

*7 備考の設定以外の組み合わせは使用しないでください。

*8 内部 VCO の発振周波数が 1280~1400MHz の範囲で PLL をロックするためには、位相比較周波

数を 36.57(=1280/35)MHz 以下にする必要があります。

[AK2403]

018011679-J-03 2019/09 - 17 -

9.5. フォワードパス特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内及び推奨外部回路接続時にて適

用されます。

REF周波数：18.432MHz

<Address0x09> R[7:0] bits = “0000 0001”, <Address0x10> MULT[4:0] bits = “0 0001”

LO周波数：400MHz (内部VCOモード)

<Address0x0F>VCO[1:0] bits = “01”, <Address0x0E>MODE[1:0] bits = “00”, <Address0x0E>DIVA[1:0] bits = “01”, <Address0x0E> DIVB[1:0] bits = “00”

Gain 設定：DIFFAMPゲイン 40dB, MODゲイン -2dB

<Address0x12>DIFAMPG[1:0] bits = “00” , <Address0x13>MODG[4:0] = “0 0010”

25kHzループフィルタ推奨外部素子接続時 (外部接続回路例 13.12. FW path参照)

DIFFAMP出力：「外部接続回路例」13.12. FW path Voutノード

MOD入力：「外部接続回路例」13.12. FW path Vinノード


DIFFAMP 特性

Gain

1kHz offset

40

dB

DIFAMPG[1:0] bits = “00”

34 DIFAMPG[1:0] bits = “01”

0 DIFAMPG[1:0] bits = “10”

1MHz offset

-7 DIFAMPG[1:0] bits = “00”

-7 DIFAMPG[1:0] bits = “01”

-15 DIFAMPG[1:0] bits = “10”

10MHz offset -25

Output Delay 10kHz offset

13

μs

DIFAMPG[1:0] = “00”、

設計保証

9 DIFAMPG[1:0] = “01”、

設計保証

5 DIFAMPG[1:0] = “10”、

設計保証

OIP3 40 dBm 2 tones by 7kHz and 9kHz input signal

Gain Switching Time 100 μs From the rising edge of

CSN、設計保証

Input Resistance 0.8 1 kΩ DIFI_IP, DIFI_QP pins

External Feedback Resistance *9

10 200 kΩ DIFAMPG[1:0] bits = “11”

MOD特性

Operating Frequency Range 50 1000 MHz

Output Power -5 0 5 dBm 0.4Vop differential input at IQ

Gain Control Range 26 31 dB

Gain Control Step Size 0 1 dB 単調性保証

Output Return Loss -15 dB RFOUT pin、50 ohm出

力、設計保証

Output P1dB 4 10 dBm 設計保証

OIP3 14 20 dBm 2 tones by 7kHz and 9kHz input signal

Wideband Noise

@ 112.5kHz -129

dBc/Hz

PLLループフィルタ推奨外

部素子接続13.7. SYNTH部

参照

水晶発振器使用時

設計保証

@ 262.5kHz -136

@ 512.5kHz -143

@ 5012.5kHz -151


CSN、設計保証

[AK2403]

018011679-J-03 2019/09 - 18 -


Image Suppression 20 dB

Note:

*9. 外付け抵抗の値によりゲイン変更可能です。DIFAMPG[1:0] bits = “11”以外の時は外付け抵抗使

用禁止です。詳細は10.3. DIFFAMPの章をご参照ください。

9.6. フィードバックパス特性


用されます。

RF周波数：400.009 MHz

RF入力パワー：-23dBm

REF周波数：18.432MHz


LO周波数：400MHz (内部VCOモード) <Address0x0F>VCO[1:0] bits = “01”, <Address0x0E>MODE[1:0] bits = “00”, <Address0x0E>DIVA[1:0] bits = “01”, <Address0x0E> DIVB[1:0] bits = “00”

Gain 設定：ATT 0dB, BBAMP 0dB

<Address0x1A>ATT[4:0] bits = “1 1111”, <Address0x1B>BBAMPG[3:0] bits = “0011”

Phase Shifter設定：Phase Shift 0deg (<Address 0x1C>PHSFT[5:0] bits = “00 0000”)

動作周波数設定 250MHz ~ 500MHz (<Address 0x1C>PHSFTOF[1:0] bits = “01”)


ATT+DEMOD+BBAMP特性

Operating Frequency Range 50 1000 MHz

Voltage Gain 18 23 26 dB

Gain Variation with Temp. ±1 dB 25度からの変化（設計保

証）

ATT Gain Control Range 27 31 dB

ATT Gain Control Step Size 0 1 2 dB 単調性保証

BB AMP Gain Control Range 10 11 dB

BB AMP Gain Control Step Size 0 1 2 dB 単調性保証

Input Return Loss -15 dB RFIN pin, 50 Ω入力、

設計保証

Input P1dB -12 dBm

IIP2 37 dBm 2 tones by 7kHz and 9 kHz Output Signal IIP3 16 dBm

NF 17 dB 100kHz to 5 MHz Offset、

設計保証

Image Rejection 30 dB


CSN、設計保証

Phase Shifter特性

Phase Shift Range 354.375 deg

Phase Shift Step Size 0 5.625 20 deg 単調性保証

Phase Switching Time 10 μs From the rising edge of

CSN、設計保証

Loop Switch特性

Open Loop Isolation 50 dB DC~100kHz DIFAMPG[1:0] bits = “10”

Loop Switching Time 100 μs From the rising edge of

CSN、設計保証

FBOUTI, Q特性

Voltage Gain -1 0 1 dB

[AK2403]

018011679-J-03 2019/09 - 19 -


DC Output Range

Min FBVDD/2

-0.5 V

Max FBVDD/2

+0.5

Output Load Resistance 100 kΩ

Output Load Capacitance 50 pF

9.7. DAC+SMF特性


IF周波数：9kHz (サンプリング周波数 144 kHz)

Signal Level = -10dBFS

Gain設定： 2 dB

<Address0x14>SMFQG[3:0] bits = “1010”, <Address0x15>SMFIG[3:0] bits = “1010” (2 dB Setting), <Address0x16>DACFGQ[3:0] bits = “0000”, <Address0x17>DACFGI [3:0] bits = “0000” (0 dB Setting)

Fc設定：<Address0x14>SMFQFC[1:0] bits = “00”, <Address0x15>SMFIFC[1:0] bits = “00”


Resolution 12 Bit

Sampling Frequency 1 MHz

Data Output Delay time 29 μs From the rising edge of DA_FS, DA_SDI:000->7FF

(±5%収束)、設計保証

Output Level 0.96 1.08 1.21 Vpp SMF出力、SMF GAIN =

Max Setting

Cut-off Frequency

15 22.5

kHz

SMFIFC[1:0] bits = “00” SMFQFC[1:0] bits = “00”

30 45 SMFIFC[1:0] bits = “01” SMFQFC[1:0] bits = “01”



Gain Range Coarse Adjust 14 15 16

dB Fine Adjust 1.1 1.5 1.9

Gain Step Coarse Adjust 0 1

dB 単調性保証 Fine Adjust 0 0.1

Gain Switching Time 10 μs 設計保証

ACLR

@25 kHz -70

dBc

π/4 – DQPSK TETRA 変調

波、RRCフィルタ使用。

サンプリング周波数144 KHz

設計保証

@50 kHz -80

@75 kHz -80

Wideband Noise

@112.5kHz -88

dBc

π/4 – DQPSK TETRA 変調

波、RRCフィルタ使用。

サンプリング周波数144 KHz

設計保証

@262.5kHz -93

@512.5kHz -98

@5012.5kHz -101

[AK2403]

018011679-J-03 2019/09 - 20 -

9.8. IDET特性


Passband = 40kHz推奨外部回路接続時(13.11. IDET参照)


1st Stage Gain Input: Vi1, Output: Vo1

(13.11. IDET参照)

20 kHz -20

dB

40 kHz 0

1 MHz 0

2 MHz 0

2nd Stage Gain Input: Vo1, Output: Vo2

(13.11. IDET参照)

6

dB

IDETG[1:0] bits = “00”

12 IDETG[1:0] bits = “01”

18 IDETG[1:0] bits = “10”

24 IDETG[1:0] bits = “11”

IDETPKDO Rising Time 100 μs Input Frequency = 1 MHz, Input Amplitude = 0.5Vop, Output Load = 470kΩ//47nF

Output Voltage FBVDD/2 V without input

Max Output Voltage FBVDD V

Output Load 10kΩ// 22nF

470kΩ// 47nF

9.9. 消費電流


用されます。

REF周波数：18.432 MHz


LO周波数：400MHz

<Address0x0F>VCO[1:0] bits = “01”, <Address0x0E>DIVA[1:0] bits = “01”, <Address0x0E> DIVB[1:0] bits = “00”

IF周波数：9kHz (サンプリング周波数 144 kHz), Signal Level = -10dBFS

Gain設定：DIFAMP gain 40dB

<Address0x12>DIFAMPG[1:0] bits = “00” MOD gain -2dB

<Address0x13>MODG[4:0] bits = “0 0010” ATT gain 0dB

<Address0x1A>ATT[4:0] bits = “1 1111” BBAMP gain 0dB

<Address0x1B>BBAMPG[3:0] bits = “0011” DAC gain 2dB

<Address0x14>SMFQG[3:0] bits = “1010”, <Address0x15>SMFIG[3:0] bits = “1010” <Address0x16>DACFGQ[3:0] bits = “0000”, <Address0x17>DACFGI[3:0] bits = “0000”

Phase Shifter設定：Phase Shift 0deg (<Address 0x1C>PHSFT[5:0] bits = “00 0000”)

動作周波数範囲設定： 250MHz ~ 500MHz (<Address 0x1C>PHSFTOF[1:0] bits = “01”)

推奨外部回路接続時

Parameter Min. Typ. Max. Unit パワーアップブロック

*10

Power Down時 1.4 mA [11]LDO

フィードバックループ動作時

内蔵VCO使用時

SYNTH（<Address

0x0C>LFMODE = 0）

<Address 0x0E>MODE[1:0] bits = “00”

280 mA

[1]DAC, [2]DIFFAMP, [3]MOD, [4]FB, [7]CLKBUF, [8]SYNTH, [9]VCO, [10]VIREF, [11]LDO

[AK2403]

018011679-J-03 2019/09 - 21 -

Parameter Min. Typ. Max. Unit パワーアップブロック

*10


外部VCO使用時

SYNTH（<Address

0x0C>LFMODE = 1）


200 mA

[1]DAC, [2]DIFFAMP, [3]MOD, [4]FB, [7]CLKBUF, [8]SYNTH, [10]VIREF, [11]LDO


外部LO使用時


185 mA [1]DAC, [2]DIFFAMP, [3]MOD, [4]FB, [10]VIREF, [11]LDO

IDET 2.1 mA [5]IDET, [6]FBOUTQ

Multiplier *11 5.3 mA [8]SYNTHのMultiplier

Notes:

*10 上記表中のパワーブロックの番号はFigure 10.1 パワー制御ブロック図を参照願います。

*11 <Address 0x09>R[7:0] bits = “0000 1101”, <Address 0x10>MULT[4:0] bits = “1 0000”設定時

[AK2403]

018011679-J-03 2019/09 - 22 -

10. 機能説明

10.1. パワー制御

AK2403は、TX_PDN pinとアドレス0x21と0x22のパワー制御レジスタの組み合わせによりパワー制御

を行います。Figure 10.1は上記設定により制御可能な11個のブロックを示しています。

Figure 10.1 パワー制御ブロック図

下表は各ブロックのパワーオンの条件を示しています。TX_PDN pinは“H”でパワーオン、パワー制御レ

ジスタは”1”を設定するとパワーオンとなります。[1]DAC～[6] FBOUTI, FBOUTQは TX_PDN pinおよび

<Address 0x21>PD_REF_N bitと各ブロックのパワー制御レジスタの“AND”制御となります。DIV_Bの

ブロックは[3]MODまたは[4]FBいずれかのブロックがパワーオンすると動作する“OR”制御となります。

[8]SYNTH, [9]VCOは<Address 0x0E>MODE[1:0] bitsと各ブロックのパワー制御レジスタの“AND”制御

となります。

ブロック TX_PDN pin *12 パワー制御レジスタ MODE[1:0]

[1]DAC *12 High PD_DAC_N bit = “1”, PD_REF_N bit = “1”

-

[2]DIFFAMP *12 High PD_DIFAMP_N bit = “1”, PD_REF_N bit = “1”

-

[3]MOD *12, *13 High PD_MOD_N bit = “1”, PD_REF_N bit = “1”

-

[4]FB *12 High PD_FB_N bit = “1”, PD_REF_N bit = “1”

-

[5]IDET *12 High PD_IDET_N bit = “1”, PD_REF_N bit = “1”

-

[AK2403]

018011679-J-03 2019/09 - 23 -

ブロック TX_PDN pin *12 パワー制御レジスタ MODE[1:0]

[6]FBOUTI, FBOUTQ *12

High PD_FBOUTI_N bit = “1”, PD_FBOUTQ_N bit = “1”, PD_REF_N bit = “1”

-

[7]CLKBUF - PD_CLKBUF_N bit = “1” -

[8]SYNTH *14 - PD_SYNTH_N bit = “1” “00”, “10”

[9]VCO - PD_SYNTH_N bit = “1” “00”

[10]VIREF - PD_REF_N bit = “1” -

[11]LDO - - -

Notes:

*12 PD_REF_N bit = “1”に設定してから3ms以上経過するまで、TX_PDN pinは“L”又は[1]~[6]のブロ

ックのPDレジスタは”0”に設定してください。PD_REF_N bit = “0”の状態で[1]~[6]のブロックの

PDレジスタは“1”に設定しないでください。

*13 [3]MODのパワーダウン解除は[2]DIFFAMPと同時もしくは[2]DIFFAMPがパワーダウン解除にな

っている状態で設定してください。

*14 Multiplierは<Address 0x10>MULT[4:0] bits = “0 0001”のときパワーダウン、その他の値のときパ

ワーオンとなります。ただし <Address 0x10>MULT[4:0] bits = “0 0000”の設定は禁止です。

又、MODE[1:0] bits = “11”の場合もPD_SYNTH_N bit = “1”に設定してください。

10.2. PLL

AK2403のPLL (Phase Locked Loop)はフラクショナル-N周波数シンセサイザを利用し、LO周波数

50MHz ~ 1.0GHzのレンジをカバーしています。また、 ICに内蔵されたVCO (Voltage Controlled

Oscillator) は、低Phase Noiseを達成することができます。

10.2.1. シンセサイザ立ち上げシーケンス

Figure 10.2 シンセサイザ立ち上げシーケンス

シンセサイザの周波数設定シーケンスは下記のとおりです。

(1) TCXOの出力 (TCXOIN pinの入力 )が安定後にレジスタ <Address 0x21>PD_SYNTH_N,

PD_CLKBUF_N bitsに“1”を設定します。

(2) <Address 0x09:RDIV> および <Address 0x0A:CP1>, <Address 0x0B:CP2>, <Address

0x0C:SYNTH1>, <Address 0x0D:SYNTH2>, <Address 0x0E:LOCAL>, <Address 0x0F:VCO>（内

部VCO使用時）, <Address 0x10:MULT>, <Address 0x24:SYNTH3>を設定します。

[AK2403]

018011679-J-03 2019/09 - 24 -

(3) (2)のレジスタ設定後、周波数設定レジスタ<Address 0x01:FRAC1>, <Address 0x02:FRAC2>,

<Address 0x03:FRAC3>, <Address 0x04:MOD1>, <Address 0x05:MOD2>, <Address

0x06:MOD3>, <Address 0x07:INT1>, <Address 0x08:INT2>を設定します。周波数設定に関して

は10.2.2. 周波数設定を参照ください。周波数設定レジスタはレジスタ<Address 0x08>INT2[7:0]

bitsが設定されると有効になります。 (2)のレジスタ<Address 0x0E>MODE[1:0] bits又は

<Address 0x0F>VCO[1:0] bitsの設定後500μs以上経過してから<Address 0x08:INT2>の設定を

行ってください。

<Address 0x0C>FASTEN bit = “1”の場合は高速引き込みカウンタが動作し、高速引き込みが行

われます。高速引き込みの詳細は10.2.5. ファーストロックアップモードをご参照ください。

シンセサイザ立ち下げ時の注意事項

シンセサイザをパワーダウンする際は、以下のいずれかの制御を行ってください。

- <Address 0x21>PD_CLKBUF_N bit, PD_SYNTH_N bitを同時にパワーアップ/パワーダウン制御を

行う。

- 以下のシーケンスでパワーダウンを行う。

外部VCOとシンセサイザ部のパワーダウン制御

外部VCOのみパワーダウン制御

Figure 10.3 シンセサイザの立ち下げシーケンス

(1) <Address 0x21>PD_SYNTH_N bit = “1”の書き込み後は、必ず周波数レジスタ (<Address

0x01~0x08>)の書き込みを行ってください。

(2) 外部VCO使用時(<Address 0x0E>MODE[1:0] bits = “10”)は、<Address 0x21>PD_SYNTH_N bit = “0”

の書き込みと同時またはそれ以降に外部VCOのパワーダウンを行ってください。

シンセサイザをパワーダウン (<Address 0x21>PD_SYNTH_N bit = “0”) すると、 <Address

0x01~0x08>INT, FRAC, MOD bitsのレジスタ値は保持されていますが、シンセサイザ本体の周波数設定

は初期化されます。従って次にシンセサイザをパワーオンする際には、再度シンセサイザの周波数設定

を行う必要があります。(周波数の変更がない場合は、最終アドレスの<Address 0x08:INT2>のみの書き

込みで問題ありません)

下記の3状態において、シンセサイザをパワーダウン(<Address 0x21>PD_SYNTH_N bit = “0”)すること

を禁止します。

<Address 0x21>PD_CLKBUF_N bit = “1”の状態において

PD_CLKBUF_N bit

PD_SYNTH_N bit

(2)

(Ext.) VCO PD_N

(1)

REG WriteFrequency Setting Frequency Setting

PD_CLKBUF_N bit

PD_SYNTH_N bit

(2)

(Ext.) VCO PD_N

(1)

REG WriteFrequency Setting

[AK2403]

018011679-J-03 2019/09 - 25 -

1. <Address 0x21>PD_SYNTH_N bit = “1”を書き込み後、周波数設定を行っていない状態

(<Address 0x07, 0x08>INT[11:0], <Address 0x09>R[7:0]が適切に設定されていない場合も含

む。)

2. <Address 0x21>PD_SYNTH_N bit = “1”, <Address 0x0E>MODE[1:0] bits = “10”の状態で、外部

VCOのクロックが入力されていない状態。

3. <Address 0x21>PD_SYNTH_N bit = “1”の状態で、TCXOのクロックが入力されていない状態。

注) TCXOを間欠動作させる使用方法は通常想定していません。

上記の3状態でシンセサイザをパワーダウンした場合は、<Address 0x21>PD_CLKBUF_N bit = “0”を設

定する、またはRSTN pinか<Address 0x2F:SOFT_RESET>によるシステムリセットを利用して

AK2403を初期化してください。

10.2.2. 周波数設定

AK2403では、次に示す計算式で周波数を設定します。

VCO Frequency = Ref Frequency x (INT + FRAC/MOD) LO Frequency = VCO Frequency / (DIVA x DIVB)

Ref Frequency：比較周波数Fpfd (10.2.3. Multiplier & R Divider参照)

VCO Frequency：VCO周波数

LO Frequency：LO周波数

INT：整数分周設定値 (12.3. <0x07~0x08>INT参照)

FRAC：分子設定値 (12.1. <0x01~0x03>FRAC参照)

MOD：分母設定値 (12.2. <0x04~0x06>MOD参照)

DIVA：DIVAの分周数 (12.7. <0x0E>LOCAL参照)

DIVB：DIVBの分周数 (12.7. <0x0E>LOCAL参照)

INT[11:0] bitsは35≤INT≤4091 (dec)の範囲で設定してください。

FRAC[17:0] bitsは0≤FRAC≤ (MOD-1)で設定してください。

MOD[17:0] bitsは2≤MOD≤262143 (dec)で設定してください。

設定値計算例

Ref Frequency=20MHzで、LO周波数=901MHzを実現する場合、下記のように設定してください。

INT= 90 FRAC=1 MOD=10

VCO周波数 = 20MHz x (90 + 1 / 10) = 1802MHz

LO周波数 =VCO周波数 / 2 = 901MHz

周波数設定は、 <Address 0x01:FRAC1, 0x02:FRAC2, 0x03:FRAC3>, <Address 0x04:MOD1,

0x05:MOD2, 0x06:MOD3>, <Address 0x07:INT1, 0x08:INT2>を書き込むことで設定されます。レジスタ

FRAC1,2,3, MOD1,2,3及びINT1は、レジスタINT2が書き込まれた時点で内部回路に反映されます。

レジスタINT2の書き込み時にはシンセサイザおよびクロックバッファーブロックがパワーオンしてい

る必要があります。レジスタINT2の書き込みをトリガとし、周波数設定、VCOキャリブレーション、

高速引き込みカウンタが動作します。

動作中に周波数を変更する場合、10.2.1.の(2)の周波数変更に必要なレジスタに書き込みをした後、

10.2.1.の(3)のレジスタ書き込みを行います。内部VCOを使用している場合、<Address 0x0F>VCO[1:0]

bitsに書き込みを行い500μs以上経過した後に<Address 0x08>INT2[7:0]の書き込みを行ってください。

10.2.3. Multiplier & R Divider AK2403はPLLのリファレンス部にFigure 10.4に示すような逓倍回路および分周回路を搭載しており、

電気的特性に記載した仕様範囲内で任意のリファレンス周波数を設定することが可能です。PFD周波

[AK2403]

018011679-J-03 2019/09 - 26 -

数をリファレンスクロックと異なる周波数に設定することで整数値境界スプリアスを低減する使用方

法を想定しています。逓倍回路の逓倍数は<Address 0x10>MULT[4:0] bitsにより2～31逓倍に設定可能

ですが、逓倍数MULT[4:0]は必ず下記の数式であらわされる範囲内に設定する必要があります。

MULT[4:0] bits = ”0 0001”の場合は、逓倍回路は動作せずバイパスし、TCXOIN pin入力周波数がそのま

まR Dividerの入力周波数となります。またR Dividerの分周数は、<Address 0x09>R[7:0] bitsにより1～

255分周に設定可能ですが、下記の数式であらわされる通りPFD入力周波数の仕様範囲内に設定する必

要があります。

250MHz / TCXO周波数 ≤ MULT[4:0] ≤300MHz / TCXO周波数

(R Divider入力周波数) / 40MHz ≤ R[7:0] ≤ (R Divider入力周波数) / 1.2MHz

TCXOIN

ＯIN

CLK BUF

Multiplier R Divider PFD

Fref Fpfd

Figure 10.4 リファレンス部

10.2.4. Charge Pump & Loop Filter AK2403 は通常用 (<Address 0x0A>CPFINE[4:0] bits) とファーストロック用 (<Address 0x0B>

CPFAST[4:0] bits)の、2種類のチャージポンプ電流を設定することができます。2種類のチャージポンプ

設定をタイマーにより切り替えることでPLLの高速ロックを実現します。ループフィルタ切替えのため

のスイッチを内蔵しており、内部のタイマーにより切り替えを行います。

Figure 10.5にAK2403のチャージポンプの構成と、外部のループフィルタの構成例を示します。ループ

フィルタはCP pin、SWIN pinおよびCPZ pinの3つのピンに接続します。CPZ pinはファーストロックア

ップ機能を使用しない場合でも、R2とC2の中間ノードに接続する必要があります。このためR2、C2に

ついては、必ずR2がCP pin側、C2がグラウンド側になるよう接続してください。

ファーストロックアップ時は、R2とR2’が内部スイッチにより並列に接続されます。ファーストロック

時のループ帯域および位相マージンは、R2とR2’の並列抵抗値で計算する必要があります。尚、SYNTH

部のパワー制御レジスタが“0”に設定されている場合(PD_SYNTH_N bit = “0”)、ループフィルタ切り替え

用スイッチの状態はOFFです。

C2

PFD

up

down

Timer

Loop Filter

C1 C3 R2 R2'

オン抵抗：150Ω（参考値）

R3 CP

CPZ

SWIN

VCNT VCO

Figure 10.5 チャージポンプと外部ループフィルタの構成例

[AK2403]

018011679-J-03 2019/09 - 27 -

10.2.5. ファーストロックアップモード

AK2403では、<Address 0x0C>FASTEN bit = “1”に設定することで、ファーストロックアップモードが

有効になります。ファーストロックアップのタイマーは、VCOのキャリブレーション完了後にスタート

します。(VCOのキャリブレーションに関しては、10.2.7. VCOを参照ください)

ファーストロックアップタイマー動作は<Address 0x24>FAST[7:0] bitsで設定されたタイマー区間だけ

ループフィルタ切り替えスイッチがオンし、<Address 0x0B>CPFAST[4:0] bitsで設定したファーストロ

ックアップ用のチャージポンプ電流が有効になります。

タイマー区間終了後は、ループフィルタ切り替えスイッチがオフし、<Address 0x0A>CPFINE[4:0] bits

で設定した通常用チャージポンプ電流が有効になり、通常状態に戻ります。ファーストロックアップモ

ード時のタイミングチャートをFigure 10.6に示します。ファーストロックアップタイマー区間の時間計

算は、次の数式に従います。

FASTカウンタ設定値＝511＋FAST[7:0] × 512

Fast timer period time = Fastカウンタ設定値 / PFD frequency

PFD frequency: R Divider出力後の周波数

(Fpfd: 10.2.3. Multiplier & R Divider参照)

Figure 10.6 高速引き込みモードタイミングチャート

10.2.6. Lock Detect

LD pinは<Address 0x0C>LDSEL[1:0] bitsにより出力の方法が選択されます。LDSEL[1:0] bits = “00”に

した場合は内部のPLLおよびMultiplierが共に“ロック”状態の時に“H”を出力します。LDSEL[1:0] bits

= “01”にした場合は内部のPLLが、LDSEL[1:0] bits = “10”にした場合はMultiplierが“ロック”状態の時

に“H”を出力します。LDSEL[1:0] bits = “11”の場合は、内部の状態に関わらず“H”が出力されます。

デジタルロック検出の方法は以下の通りです。システムリセット実施後、LD pinはアンロック状態“L”を

出力します。LD pinが“L”の状態から位相誤差が位相比較周波数の周期以下の状態を続けてN回検出する

と、“ロック”状態と判断しLD pinは“H”を出力します。LD pinが“H”の状態から位相誤差T以上がN回続け

て検出されると、“アンロック”状態と判断しLD pinは“L”を出力します。判定回数Nは<Address

0x0C>LDCNTSEL bitで設定できます。

アンロック⇒ロック

LDCNTSEL bit = “0”：カウント回数15回


ロック⇒アンロック



また、外部VCOおよびMultiplierを使用しLO入力が900MHz以下の場合、<Address 0x0C>LDW bit = “1”

を設定してください。

[AK2403]

018011679-J-03 2019/09 - 28 -

ロック検出時のタイミングチャートをFigure 10.7に示します。またロック検出アルゴリズムをFigure

10.8に示します。周波数遷移時はLD出力が不安定になることがあるため、マスクして使用してください。

リファレンスクロック

サンプルできない

ので無視される有効

位相比較周波数信号

発振周波数の分周クロック

Phase detector の出力波形

有効無視

LD 出力

N 回のサンプル無視（T/2 以下）を

検出で LDが”High”になる。

無視無視

T/2

R=1の場合

リファレンスクロック



位相比較周波数信号

発振周波数の分周クロック

Phase detector の出力波形



無視

LD 出力

N 回のサンプル無視（T以下）を

検出で LDが”High”になる。

T

R>1の場合

Figure 10.7 ロック検出動作

Phase Error < T

Flag=Flag+1

Lock(LD=HIGH)

Unlock(LD=LOW)

Yes

No

Flag>N

Flag=0

Yes

No

アンロック⇒ロック

Phase Error > T

Yes

Flag=0

Flag=Flag+1

Flag>N No

Yes

Unlock(LD=LOW)

No

ロック⇒アンロック Lock(LD=HIGH)

Figure 10.8 ロック検出ブロックダイヤグラム

10.2.7. VCO AK2403は発振周波数の異なるVCOを3つ内蔵しています。これらのVCOの選択は、<Address

0x0F>VCO[1:0] bits で目標発振周波数に合うVCOを選択します。

レジスタ<Address 0x0E>MODE[1:0] bits = “00”のときに、<Address 0x08>の書き込みを行うとキャリ

ブレーションを開始します。キャリブレーション時にはコントロール電圧はIC内部で遮断され、内部の

基準電圧に接続されます。またキャリブレーション中、チャージポンプ出力は無効となります。

[AK2403]

018011679-J-03 2019/09 - 29 -

キャリブレーションを正しく実行するため、内部バイアスが安定している必要があります。このため、

<Address 0x08>書き込みは、LDO安定後、<Address 0x0E>MODE[1:0] bits又は<Address 0x0F>VCO[1:0]

bitsの書き込みから500μs以上待つ必要があります。キャリブレーションに要する時間はレジスタ

<Address 0x0D>CAL_TM[3:0] bitsで設定されます。CAL_TM[3:0]を大きくすると、キャリブレーション

の精度は上がりますが、キャリブレーションに要する時間は長くなります。

十分なキャリブレーション精度を実現するため、CAL_TM[3:0]は下記の計算式で算出される値を推奨し

ます。ただし、CAL_TM[3:0]は1から11の範囲で設定してください。0および12以上は設定禁止です。 CAL_TM[3:0] ≥ log2(FPFD / 20000) Fpfd: Phase detect frequency

キャリブレーションに要する時間は、おおよそ次の値となります。

キャリブレーション時間 = 1 / FPFD × (6 + 2^CALTM[3:0]) × 8 + 7

<Address 0x0E>MODE[1:0] bits = “10”のときに、外部VCOを用いてPLLを組むことができます。

Figure 10.9に外部VCO使用時の接続例を示します。VCO出力からAK2403への入力は、外付けのシング

ル差動変換を用いて、LO_P pin, LO_N pinに差動で入力することも可能です。外部VCOの上限発振周波

数は<Address 0x0C>LFMODE bit = “0”のとき2000MHz、<Address 0x0C>LFMODE bit = “1”のとき

1900MHzです(12.6. <0x0C~0x0D>SYNTHを参照)。下限発振周波数はPhase Detect Frequency×35

(INT[11:0]の設定下限が35のため) 又は400MHzいずれか高い周波数となります。又、9.4. シンセサイザ

特性に保証した特性を得るためには、CP出力電圧が0.6V~CPVDD-0.7Vの範囲に収まるようなVCOを使

用する必要があります。

<Address 0x0E>MODE[1:0] bits = “11”のときに、外部LOを用いることができます。外部LOの入力は外

付けVCO同様、シングル入力(LO_P pinまたはLO_N pinどちらか容量結合を通してVSSに短絡)もしく

は差動で入力することができます。

C2

AK2403 Loop Filter

C1 C3

R2 R2'

R3

CP

CPZ

SWIN

51Ω

100pF

LO_N

Ext.VCO

BIAS LO_P 100pF

27kΩ

REFIN

VREF1

VREF2

220nF

470nF

100pF 100pF

Figure 10.9 外部VCO使用時接続例

10.3. DIFFAMP 全差動アンプを含めた代表的なカルテシアンフィードバックループフィルタの構成は下記の通りです。

入力抵抗は1kΩ、フィードバック抵抗RFBは<Address 0x012>DIFAMPG[1:0] bitsにより1kΩ、50kΩ、

100kΩ、解放に切り替えられるようになっています。外付け抵抗によりゲインを変更する場合は、

<Address 0x012>DIFAMPG[1:0] bits = “11”としRFBを開放し、Figure 10.10のC1と並列に抵抗REXTを挿入

してください。DIFAMPG[1:0] bits = “11”の時以外に外部抵抗REXTを接続しないでください。

[AK2403]

018011679-J-03 2019/09 - 30 -

Figure 10.10 差動アンプ構成

DIFFAMPのゲインA[dB]は差動アンプの入力抵抗1kΩとフィードバック抵抗RFB[kΩ]の比で下記の数式

に従って算出することができます。

Gain 𝐴[dB] = 20 ∙ 𝑙𝑜𝑔RFB (1)

外付けの素子と併せて上図のような2pole-1zeroのローパスフィルタを構成することができます。定数設

定は以下の式(2)～(4)に従ってください。

1st pole 𝑓𝑝1 = 1

2𝜋∙𝑅𝐹𝐵∙𝐶1 (2)

2ndt pole 𝑓𝑝2 = 1

2𝜋∙(𝑅1+𝑅2)∙𝐶2 (3)

zero 𝑓𝑧 = 1

2𝜋∙𝑅2∙𝐶2 (4)

Table 10.1 代表的な外付け素子の値（フィードバック抵抗RFB = 100kΩ時）

Baseband Bandwidth

C1 C2 R1 R2 1st pole 2nd pole zero

12.5 kHz 68 pF 33 nF 150 Ω 39 Ω 23 kHz 25 kHz 124 kHz

75 kHz 10 pF 5.6 nF 150 Ω 39 Ω 145 kHz 150 kHz 1 MHz

[AK2403]

018011679-J-03 2019/09 - 31 -

10.4. MOD 直交変調器の極性は下記の通りです。

Figure 10.11 モジュレーターブロック図

10.5. Phase Shifter

フィードバックパスからの信号と入力信号の位相を合わせるために復調器のローカル信号の位相をシ

フトさせます。位相シフト量は<Address 0x1C>PHSFT[5:0] bitsで設定します。

10.6. DC Offset Calibration

AK2403は全差動アンプの出力部におけるDCオフセット成分を検出し、DCオフセットをキャンセルす

る機能を有します。キャリブレーションは<Address 0x1E>OFSTCAL bit = “1”設定することで開始しま

す。キャリブレーションを行う際、 TCXO周波数に合わせて<Address 0x1E>REFCLK[4:0] bitsを設定し

てください。キャリブレーション終了までは500μsの時間がかかります(CAL時間①)。この時、ローカル

リークのRFOUT pinからRFIN pinへの回り込みを最小限にするため、MODをパワーダウンして

(<Address 0x21>PD_MOD_N bit = “0”)DCオフセットの校正を実施し、終了後にMODを立ち上げて下さ

い(PD_MOD_N bit = “1”)。又、外部LO使用時(<Address 0x0E>MODE[1:0] bits = “11”)でもキャリブレー

ション実行時は必ず、内部のタイマーを動作させるため<Address 0x21>PD_CLKBUF_N bit = “1”を設定

してください。

キャリブレーション結果は<Address 0x1F>R_OFSTQ[7:0] bitsと<Address 0x20>R_OFSTI[7:0] bitsに格

納されます。また<Address 0x1E>OFST2REG bit = “1”を設定すると、<Address 0x18>OFSTQ[7:0] bits,

<Address 0x19>OFSTI[7:0] bitsに書き込んだ任意のキャリブレーション値に調整可能です。

ゲイン、位相調整を実行した時、及び周波数設定を行った時はDC Offset Calibrationを実行してくださ

い。キャリブレーション結果はハードウェアリセット及びソフトウェアリセットにより初期化されま

す。

Figure 10.12 DCオフセットキャリブレーション動作シーケンス

[AK2403]

018011679-J-03 2019/09 - 32 -

10.7. IDET AK2403はカルテシアンフィードバックループの不安定状態などによる帯域外電力の増加を検出する機

能を有します。不安定検出器は、Figure 10.13に示す通り、ハイパスフィルタとピークホールドディテ

クターから構成されます。ハイパスフィルタは、安定状態における帯域内の信号を除去し、ゲイン制御

段とレベルシフト段を含むディテクターは帯域外の電力をFBVDD/2~FBVDDの範囲でアナログ出力し

ます。ハイパスフィルタの代表的な素子値はTable 9.2のとおりです。フィルタの定数設定は、式(5)に従

って下さい。

IDETPKDI

IDETBUFO=

𝑠3

(𝑠2 + [1

𝑅3 ∙ 𝐶3+

1𝑅3 ∙ 𝐶4

] ∙ 𝑠 + 1

𝑅3 ∙ 𝑅5 ∙ 𝐶3 ∙ 𝐶4) ∙ (𝑠 +

1𝑅4 ∙ 𝐶5

) (5)

また、ピークホールド回路の前段にゲイン可変段があり、<Address 0x1D>IDETG[1:0] bitsにより6, 12,

18, 24dBのゲイン設定を選択することができます。

Figure 10.13 Instability Detectorの構成

Table 10.2 代表的な外付け素子値

Passband 信号帯域 C3 C4 C5 C6 R3 R4 R5 R6

40kHz 12.5kHz 1nF 220pF 470pF 47nF 47kΩ 4.7kΩ 1.8kΩ 470kΩ

300kHz 75kHz 150pF 22pF 68pF 47nF 56kΩ 4.7kΩ 1.5kΩ 470kΩ

[AK2403]

018011679-J-03 2019/09 - 33 -

10.8. Loop Switch AK2403はカルテシアンフィードバックループのループ開閉をおこなう機能を有します。Figure 10.14で

示す通り<Address 0x1D> LOOPSW bitによりDIFFAMPの入力をスイッチにより切り替えることができ

ます。LOOPSW bit = “0”の時(Figure 10.14(a))、フィードバックパス部BB AMP 出力とDIFFAMPの入力

の間にあるスイッチはオンし、ループは閉じた状態となります。このとき、DIFI_QNとDIFI_IN pinsと

DIFFAMPの入力の間にあるスイッチはオフしています。一方、LOOPSW bit = “1”の時(Figure 10.14(b))

はBB AMP 出力とDIFFAMPの入力の間にあるスイッチはオフし、ループは開いた状態となります。こ

のとき、DIFI_QNとDIFI_IN pinsとDIFFAMPの入力の間にあるスイッチはオンします。ループを開いた

状態にすることにより、ゲインや位相のキャリブレーションをおこなうことができます。

Figure 10.14 ループスイッチ (a) オン時、(b) オフ時

(a) (b)

[AK2403]

018011679-J-03 2019/09 - 34 -

11. レジスタマップ

11.1. レジスタマップ

Name Address D7 D6 D5 D4 D3 D2 D1 D0

FRAC1

0x01

X X X X X X

FRAC[17:16]

初期値 0 0

FRAC2

0x02 FRAC[15:8]

初期値 0 0 0 0 0 0 0 0

FRAC3 0x03

FRAC[7:0]

初期値 0 0 0 0 0 0 0 0

MOD1 0x04

X X X X X X MOD[17:16]

初期値 0 0

MOD2 0x05

MOD[15:8]

初期値 0 0 0 0 0 0 0 0

MOD3 0x06

MOD[7:0]

初期値 0 0 0 0 0 0 0 0

INT1 0x07

X X X X

INT[11:8]

初期値 0 0 0 0

INT2 0x08

INT[7:0]

初期値 0 0 0 0 0 0 0 0

RDIV 0x09

R[7:0]

初期値 1 0 0 0 0 0 0 0

CP1 0x0A

CPOF[2:0]

CPFINE[4:0]

初期値 0 0 0 0 0 0 0 0

CP2 0x0B

X X X

CPFAST[4:0]

初期値 0 0 0 0 0

SYNTH1 0x0C LFMODE FASTEN LDW CPHIZ DSMON LDSEL[1:0]

LDCNTSEL

初期値 0 0 0 0 0 0 0 0

SYNTH2 0x0D CAL_TM[3:0]

X X X X

初期値 0 1 1 1

LOCAL 0x0E

DIVB[1:0]

DIVA[1:0]

MODE[1:0]

Reserved1

Reserved2

初期値 0 0 0 0 0 0 0 0

[AK2403]

018011679-J-03 2019/09 - 35 -


VCO 0x0F

X X X

Reserved3

Reserved4

Reserved5 VCO[1:0]

初期値 0 0 0 0 0

MULT 0x10

X X X MULT[4:0]

初期値 0 0 0 0 1

RESERVE 0x11

X X X X X X X X

初期値

DIFFAMP 0x12

X X X X X

DIFF_LIM

DIFAMPG[1:0]

初期値 0 1 0

MOD 0x13

X X X MODG[4:0]

初期値 0 0 0 0 0

DACQ 0x14

X X

SMFQFC[1:0]

SMFQG[3:0]

初期値 0 0 0 0 0 0

DACI 0x15

X X

SMFIFC[1:0]

SMFIG[3:0]

初期値 0 0 0 0 0 0

DACQ2 0x16

X X X X DACFGQ[3:0]

初期値 0 0 0 0

DACI2 0x17

X X X X DACFGI[3:0]

初期値 0 0 0 0

DAC OFSTQ

0x18 OFSTQ[7:0]

初期値 1 0 0 0 0 0 0 0

DAC OFSTI

0x19 OFSTI[7:0]

初期値 1 0 0 0 0 0 0 0

ATT 0x1A

X X X ATT[4:0]

初期値 0 0 0 0 0

BBAMP 0x1B

X X X X BBAMPG[3:0]

初期値 0 0 1 1

PHSFT 0x1C PHSFTOF[1:0] PHSFT[5:0]

初期値 0 0 0 0 0 0 0 0

FUNCTION 0x1D

EXTOFSTCALI

EXTOFSTCALQ

EXTOFSTCAL

EXTOFSTCAL_SW

X IDETG[1:0] LOOPSW

初期値 0 0 0 0 0 0 0

[AK2403]

018011679-J-03 2019/09 - 36 -


OFSTCAL1 0x1E

X REFCLK[4:0]

OFST2REG

OFSTCAL

初期値 0 0 0 0 0 0 0

OFSTCAL2 0x1F R_OFSTQ[7:0]

初期値 1 0 0 0 0 0 0 0

OFSTCAL3 0x20 R_OFSTI[7:0]

初期値 1 0 0 0 0 0 0 0

PD1 0x21

PD_IDET_N

PD_CLKBUF_N

PD_SYNTH_N

PD_DIFAMP_N

PD_MOD_N

PD_DAC_N

PD_FB_N

PD_REF_N

初期値 0 0 0 0 0 0 0 0

PD2 0x22

X X X X X X

PD_FBOUTQ_N

PD_FBOUTI_N

初期値 0 0

RESERVE 0x23

X X X X X X X X

初期値

SYNTH3 0x24 FAST[7:0]

初期値 0 0 0 0 0 0 0 0

SOFT_ RESET

0x2F SRST[7:0]

初期値 0 0 0 0 0 0 0 0

*X: Do not care

*0x01~0x07の書き込みは0x08の書き込み時に有効になります。

*”Reserved1~5”の箇所には0を書き込んでください。

[AK2403]

018011679-J-03 2019/09 - 37 -

12. レジスタ説明

12.1. <0x01~0x03>FRAC

Address D7 D6 D5 D4 D3 D2 D1 D0 R/W

0x01 X X X X X X

FRAC[17:16] R/W

初期値 0 0

0x02 FRAC[15:8] R/W

初期値 0 0 0 0 0 0 0 0

0x03 FRAC[7:0] R/W

初期値 0 0 0 0 0 0 0 0

FRAC[17:0]：N-Divider (分数分周の分子の設定)

周波数シンセサイザの分数分周の分子を設定します。0 ≤ FRAC ≤ (MOD-1)の範囲内で設定してくださ

い。0に設定するとΔΣ部は停止し、整数分周PLLとして動作します。本設定は<Address 0x08>を書き

込んだ時に有効となります。

12.2. <0x04~0x06>MOD


0x04 X X X X X X

MOD[17:16] R/W

初期値 0 0

0x05 MOD[15:8] R/W

初期値 0 0 0 0 0 0 0 0

0x06 MOD[7:0] R/W

初期値 0 0 0 0 0 0 0 0

MOD[17:0]：N-Divider（分数分周の分母の設定）

周波数シンセサイザの分数分周の分母を設定します。2≤MOD≤262143の範囲内で設定してください。

本設定は<Address 0x08>を書き込んだ時に有効となります。

12.3. <0x07~0x08>INT


0x07 X X X X

INT[11:8] R/W

初期値 0 0 0 0

0x08 INT[7:0] R/W

初期値 0 0 0 0 0 0 0 0

INT[11:0]：N-Divider（整数分周数の設定）

周波数シンセサイザの整数分周数を設定します。35～4091の範囲内で設定してください。

<Address 0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07>への書き込みは<Address 0x08>の書き込み時に

有効になります。詳細は10.2.1. シンセサイザ立ち上げシーケンスをご参照ください。

12.4. <0x09>RDIV


0x09 R[7:0] R/W

初期値 1 0 0 0 0 0 0 0

R[7:0]：リファレンスクロック分周設定

1(分周しない)~ 255(255分周)まで設定可能です。0は設定禁止です。

[AK2403]

018011679-J-03 2019/09 - 38 -

12.5. <0x0A~0x0B>CP


0x0A CPOF[2:0] CPFINE[4:0] R/W

初期値 0 0 0 0 0 0 0 0

0x0B X X X

CPFAST[4:0] R/W

初期値 0 0 0 0 0

CPOF[2:0]: Charge Pump のSource電流値のオフセット設定

PLLシンセサイザの位相周波数比較器に入力される信号の周波数ロック時の位相にオフセットを与え

ることで、位相ノイズ特性およびスプリアス特性に影響を与えます。条件を最適化することで特性が

改善することがあります。表中の割合は正規化されています。

CPOF 位相オフセット

[2] [1] [0]

0 0 0 0% (default)

0 0 1 -11%

0 1 0 -20%

0 1 1 -27%

1 0 0 +100%

1 0 1 +60%

1 1 0 +33%

1 1 1 +14%

CPFINE[4:0]：通常状態のチャージポンプ電流値設定

CPFAST[4:0]：高速引き込み動作時のチャージポンプ電流値設定

チャージポンプ電流の設定値を CP1, CP2 として 2 種類設定できます。

CP1は通常状態のチャージポンプ電流設定値となります。

CP2は高速引き込みモード時に反映されます。

チャージポンプ電流は下記数式で決定されます。

チャージポンプ電流[A] = Icp_min [A] ×(CP1 or CP2設定値+1)

Icp_min [A] = 2025 / BIAS pin接続抵抗[kΩ]

チャージポンプ電流設定値 (typ) unit：μA

CPFINE/CPFAST BIAS2接続抵抗値

[4] [3] [2] [1] [0] 33kΩ 27kΩ 22kΩ

0 0 0 0 0 61 75 92

0 0 0 0 1 123 150 184

0 0 0 1 0 184 225 276

・

・

・

・

n 2025 / BIAS2 pin Connected Resistance [kΩ]×(n+1)

・

・

・

・

1 1 1 0 1 1840.9 2250.0 2761.4

1 1 1 1 0 1902.3 2325.0 2853.4

1 1 1 1 1 1963.6 2400.0 2945.5

[AK2403]

018011679-J-03 2019/09 - 39 -

12.6. <0x0C~0x0D>SYNTH


0x0C LFMO

DE FASTE

N LDW CPHZ

DSMON

LDSEL[1:0] LDCNTS

EL R/W 初期値 0 0 0 0 0 0 0 0

0x0D CAL_TM[3:0] X X X X R/W

初期値 0 1 1 1

LFMODE：SYNTH周波数低消費電流設定

発振周波数が1.9GHz以下の外部VCOを使用する場合、低周波数モードにすることで消費電流を低く

抑えることができます。

0：高周波数モード（外部VCO発振周波数≥1.9 GHz）

1：低周波数モード（外部VCO発振周波数≤1.9 GHz）

内部VCO使用時は高周波数モードで使用してください。

FASTEN：高速引き込み機能イネーブル設定

シンセサイザの周波数収束時に、高速引き込み動作の有効/無効の設定を行います。

0：高速引き込み無効

1：高速引き込み有効

LDW :ロック検出の設定

ロックディテクト判定のための設定を行います。

0: 通常使用時

1: 外部VCOおよびMultiplierを使用し、LO入力が900MHz以下の場合

CPHIZ：チャージポンプ出力TRI-STATE設定

チャージポンプ出力をTri-Stateに設定します。

0：通常出力

1：Tri-State

DSMON：ΔΣモジュレータの動作設定

整数分周設定時 (<Address 0x01~0x03>FRAC[17:0] = 0 0000h) のΔΣモジュレータの動作を設定しま

す。

0：ΔΣモジュレータを動作しない

1：ΔΣモジュレータを動作する

LDSEL[1:0]：ロック検出機能切り替え設定

LD pinに出力する周波数ロックの判定モードを選択できます。

設定周波数にロックした際に“H”を出力します。出力モードを下記に示します。

詳細は10.2.6. Lock Detectの章をご参照ください。

LDSEL 出力モード

[1] [2]

0 0 Internal PLL & Multiplier lock

0 1 Internal PLL lock

1 0 Multiplier lock

1 1 “H”固定

LDCNTSEL：ロック検出精度設定

デジタルロック検出モード時の判定回数を設定します。

詳細は10.2.6. Lock Detectの章をご参照ください。

[AK2403]

018011679-J-03 2019/09 - 40 -

（ロック検出回数）

0：15回

1：31回

（アンロック検出回数）

0：3回（default）

1：7回

CAL_TM[3:0]:VCOキャリブレーション精度設定 (内部VCO使用時)

VCOの自走周波数のキャリブレーションの精度を設定します。CAL_TM[3:0]の値を大きくすると、

キャリブレーションの精度は向上しますが、キャリブレーション時間は長くなります。以下の式に従

った整数値を設定することを推奨します。ただし、CAL_TM[3:0] bitsは1から11 (dec)の範囲で設定し

てください。0および12以上は設定禁止です。

CAL_TM[3:0] ≥ log2(FPFD (Phase Detect Frequency) /20000)

キャリブレーション時間はおおよそ次の値となります。

キャリブレーション時間 = 1 / FPFD × (6 + 2^CALTM[3:0])×8 + 7

12.7. <0x0E>LOCAL


0x0E DIVB[1:0] DIVA[1:0] MODE[1:0] Reserved

1 Reserved

2 R/W 初期値 0 0 0 0 0 0 0 0

DIVB[1:0]：Local Divider分周設定

Local出力の分周器(DIV B)の分周数を選択します。

内部VCO使用時の設定に関しては、電気的特性9.4. シンセサイザ特性のOperating Frequency Range

に記載の組み合わせ以外は使用しないでください。

DIVB DIV B分周数 [1] [0]

0 0 2 (default)

0 1 4

1 0 8

1 1 16

DIVA[1:0]：VCO Divider分周設定

VCO出力の分周器(DIV A)の分周数を選択します。

内部VCO使用時の設定に関しては、電気的特性9.4. シンセサイザ特性のOperating Frequency Range

に記載の組み合わせ以外は使用しないでください。

DIVA DIV A分周数 [1] [0]

0 0 1 (default)

0 1 2

1 0 4

1 1 8

MODE[1:0]：ローカル動作設定

SYNTH, VCO, LO_P/N pins の動作を設定します。

MODE SYNTH VCO LO_P/N pins

動作 [1] [0]

0 0 ON ON Pull up 内部のシンセサイザとVCOが動作し

ます

[AK2403]

018011679-J-03 2019/09 - 41 -

MODE SYNTH VCO LO_P/N pins

動作 [1] [0]

0 1 - - - 設定禁止

1 0 ON OFF 入力外部VCOを内部のシンセサイザで動

作させるモードです

1 1 OFF OFF 入力

外部で発生したローカル信号を使用

するモードです(外部からローカル

入力する場合もPD_SYNTH_N bit =

“1”に設定して下さい)

Reserved1: 0固定で使用


12.8. <0x0F>VCO


0x0F X X X

Reserved3

Reserved4

Reserved5 VCO[1:0]

R/W 初期値 0 0 0 0 0




VCO[1:0]：VCO発振周波数の選択

使用する周波数に合わせて、VCOの発振周波数を選択します。

VCO VCO発振周波数範囲

[1] [0]

0 0 1.28 GHz~1.6 GHz

0 1 1.6 GHz~1.9 GHz

1 0 1.9 GHz~2.56 GHz

1 1 禁止

12.9. <0x10>MULT


0x10 X X X

MULT[4:0] R/W

初期値 0 0 0 0 1

MULT[4:0]：Multiplierの逓倍設定

Multiplierの逓倍設定を行います。

1(逓倍せずバイパス)~31(31逓倍)まで設定可能です。0は設定禁止です。

詳細は10.2.3. Multiplier & R Dividerをご参照ください。

12.10. <0x12>DIFAMP


0x12 X X X X X

DIFF_LIM

DIFAMPG[1:0] R/W

初期値 0 1 0

DIFF_LIM：DIFFAMPの出力振幅制限の設定

DIFFAMPの出力振幅を制限します。送信データを転送する前にDIFF_LIM bit = “1”に設定してくださ

い。

0 : 送信データ転送前 (DIFFAMP出力制限)

1 : 送信データ転送時 (DIFFAMP出力制限解除)

[AK2403]

018011679-J-03 2019/09 - 42 -

DIFAMPG[1:0]：Differential AMPのゲイン設定

差動アンプのゲイン設定を行います。

詳細は10.3. DIFFAMPをご参照ください。

DIFAMPG フィードバック抵抗 [kΩ] Gain[dB]

[1] [0]

0 0 100 40

0 1 50 34

1 0 1 0

1 1 Hi-Z -

12.11. <0x13>MODG


0x13 X X X

MODG[4:0] R/W

初期値 0 0 0 0 0

MODG[4:0]：MODのゲイン設定

フォワードパスのMODのゲイン設定を行います。

MODG

[4] [3] [2] [1] [0]

0 0 0 0 0 0 dB Attenuation（default）

0 0 0 0 1 1 dB Attenuation





・

・

・

・



・

・

・

・






12.12. <0x14~0x19>DAC


0x14 X X

SMFQFC[1:0] SMFQG[3:0] R/W

初期値 0 0 0 0 0 0

0x15 X X

SMFIFC[1:0] SMFIG[3:0] R/W

初期値 0 0 0 0 0 0

0x16 X X X X

DACFGQ[3:0] R/W

初期値 0 0 0 0

0x17 X X X X

DACFGI[3:0] R/W

初期値 0 0 0 0

[AK2403]

018011679-J-03 2019/09 - 43 -


0x18 OFSTQ[7:0] R/W

初期値 1 0 0 0 0 0 0 0

0x19 OFSTI[7:0] R/W

初期値 1 0 0 0 0 0 0 0

SMFIFC[1:0]：SMF Ichのカットオフ周波数設定

SMFQFC[1:0]：SMF Qchのカットオフ周波数設定

SMF のカットオフ周波数の設定を行います。

SMFIFC/SMFQFC カットオフ周波数[kHz]

[1] [0]

0 0 22.5

0 1 45

1 0 90

1 1 135

SMFIG[3:0]：SMF Ichのゲイン設定

SMFQG[3:0]：SMF Qchのゲイン設定

SMFのゲイン設定を行います。

SMFIG / SMFQG SMF GAIN [dB]

[3] [2] [1] [0]

0 0 0 0 -8

0 0 0 1 -7

0 0 1 0 -6

0 0 1 1 -5

0 1 0 0 -4

0 1 0 1 -3

0 1 1 0 -2

0 1 1 1 -1

1 0 0 0 0

1 0 0 1 1

1 0 1 0 2

1 0 1 1 3

1 1 0 0 4

1 1 0 1 5

1 1 1 0 6

1 1 1 1 7

DACFGI[3:0]：DAC Ichゲイン微調整

DACFGQ[3:0]：DAC Qchゲイン微調整

レンジ1.5dB、ステップ0.1dBでゲインを調整します。

DACFGI / DACFGQ GAIN [dB]

[3] [2] [1] [0]

0 0 0 0 0

0 0 0 1 0.1

0 0 1 0 0.2

0 0 1 1 0.3

0 1 0 0 0.4

0 1 0 1 0.5

0 1 1 0 0.6

0 1 1 1 0.7

1 0 0 0 0.8

[AK2403]

018011679-J-03 2019/09 - 44 -

DACFGI / DACFGQ GAIN [dB]

[3] [2] [1] [0]

1 0 0 1 0.9

1 0 1 0 1.0

1 0 1 1 1.1

1 1 0 0 1.2

1 1 0 1 1.3

1 1 1 0 1.4

1 1 1 1 1.5

OFSTI[7:0]：I ch DACオフセット補正値

OFSTQ[7:0]：Q ch DACオフセット補正値

I ch / Q chのDACオフセットを任意に補正したい場合に使用します。

<Address 0x1E>OFST2REG = “1”を設定した場合に、キャリブレーション結果の代わりに本設定が有

効になります。

SMF出力のオフセット値は、下記の式で表したオフセット値VOFSTをGDACで割った値となります。こ

こで、GDACは<Address 0x14>SMFQG[3:0], <Address 0x15>SMFIG[3:0] bitsと

<Address0x16>DACFGQ[3:0], <Address0x17>DACFGI[3:0] bitsのゲインの合計値を表します。

<Address 0x14>SMFQG[3:0], <Address 0x15>SMFIG[3:0] bits = 0~5 (dec)のとき

VOFSTI = 322.52 x (OFSTI[7:0] / 255 – 0.5 ) [mV] VOFSTQ = 322.52 x (OFSTQ[7:0] / 255 – 0.5 ) [mV]

<Address 0x14>SMFQG[3:0], <Address 0x15>SMFIG[3:0] bits = 6~15 (dec)のとき

VOFSTI = 161.26 x (OFSTI[7:0] / 255 – 0.5 ) [mV] VOFSTQ = 161.26 x (OFSTQ[7:0] / 255 – 0.5 ) [mV]

例えば、<Address 0x14>SMFQG[3:0] bits = “1011” (3dB Setting)、<Address 0x16>DACFGQ[3:0] bits

= “1010” (1dB Setting)のとき<Address 0x18>OFSTQ[7:0] bits = 207 (dec)の設定にすると、SMFQch出

力のオフセット値は下記の式の通りとなります。

SMFQch出力のオフセット値= 161.26 x (OFSTQ[7:0] / 255 – 0.5 ) *10^(GDAC/20)

= 161.26 x ( 207 / 255 – 0.5 ) * 10^(4/20) = 31.7 mV

12.13. <0x1A>ATT


0x1A X X X

ATT[4:0] R/W

初期値 0 0 0 0 0

ATT[4:0]：ATTのゲイン設定

フィードバックパス、アッテネータのゲイン設定を行います。

ATT

[4] [3] [2] [1] [0]







・

・

・

・



・

・

・

・

[AK2403]

018011679-J-03 2019/09 - 45 -

ATT

[4] [3] [2] [1] [0]





1 1 1 1 1 0 dB Attenuation（Max Gain）

12.14. <0x1B>BBAMP


0x1B X X X X

BBAMPG[3:0] R/W

初期値 0 0 1 1

BB AMPG[3:0]：BB AMPのゲイン設定

フィードバックパス、ベースバンド差動シングルアンプのゲイン設定を行います。

BB AMPG Gain [dB]

[3] [2] [1] [0]

0 0 0 0 +3

0 0 0 1 +2

0 0 1 0 +1

0 0 1 1 0

0 1 0 0 -1

0 1 0 1 -2

0 1 1 0 -3

0 1 1 1 -4

1 0 0 0 -5

1 0 0 1 -6

1 0 1 0 -7

1 0 1 1 -8

1 1 0 0 設定禁止

1 1 0 1 設定禁止

1 1 1 0 設定禁止

1 1 1 1 設定禁止

12.15. <0x1C>PHSFT


0x1C PHSFTOF[1:0] PHSFT[5:0] R/W

初期値 0 0 0 0 0 0 0 0

PHSFTOF [1:0]：Phase Shifterの動作周波数設定

ローカル位相調整器の動作周波数設定を行います。

PHSFTOF 動作周波数

[1] [0]

0 0 500MHz<, 1GHz≥

0 1 250MHz<, 500MHz≥

1 0 100MHz<, 250MHz≥

1 1 50MHz≤, 100MHz≥

PHSFT[5:0]: Local Signal Phase Shifter位相シフト量設定

ローカル位相調整器の位相設定を行います。

[AK2403]

018011679-J-03 2019/09 - 46 -

PHSFT Phase Shift [deg.] [5] [4] [3] [2] [1] [0]

0 0 0 0 0 0 0

0 0 0 0 0 1 5.625

0 0 0 0 1 0 11.25

・

・

・

・

・

・

0 1 1 1 1 1 174.375

1 0 0 0 0 0 180

1 0 0 0 0 1 185.625

・

・

・

・

・

・

1 1 1 1 0 1 343.125

1 1 1 1 1 0 348.75

1 1 1 1 1 1 354.375

12.16. <0x1D>FUNCTION


0x1D EXTO

FSTCALI

EXTOFSTCA

LQ

EXTOFSTCA

L

EXTOFSTCAL_SW X

IDETG[1:0] LOOP

SW R/W

初期値 0 0 0 0 0 0 0

EXTOFCALI：外部DAC使用時のDCオフセット検出回路Ichの判定結果

EXTOFCALQ：外部DAC使用時のDCオフセット検出回路Qchの判定結果

<Address0x1D>EXTOFSTCAL bit = “1”で実施したコンパレータの結果を読み出すことができます。

0：DIFO_IN, DIFO_QN pinsの方がDIFO_IP, DIFO_QP pinsのDC値より大きい

1：DIFO_IP, DIFO_QP pinsの方がDIFO_IN, DIFO_QN pinsのDC値より大きい

EXTOFSTCAL：外部DAC使用時のDCオフセット検出用コンパレータの動作開始トリガ

“1”を書き込むと、オフセット検出用のコンパレータ回路が動作を開始します。コンパレータ動作終了

後は、自動で”0”に戻ります。

EXTOFSTCAL_SW：外部DAC使用時のOFCAL用SW

外部DAC使用時のDCオフセットキャリブレーションをおこなうための設定を行います。

0：通常動作モード

1：キャリブレーションモード

IDETG[1:0]：IDETゲイン設定

IDETのゲイン設定を行います。

詳細は10.7. IDETの章をご参照ください。

IDETG ゲイン[dB]

[1] [0]

0 0 6

0 1 12

1 0 18

1 1 24

LOOPSW：ループスイッチの開閉

ループ開閉の設定を行います。

0：Closed

[AK2403]

018011679-J-03 2019/09 - 47 -

1：Open

12.17. <0x1E~20>OFCAL


0x1E X

REFCLK[4:0] OFST2REG

OFSTCAL R/W

初期値 0 0 0 0 0 0 0

0x1F R_OFSTQ[7:0] R/W

初期値 1 0 0 0 0 0 0 0

0x20 R_OFSTI[7:0]] R/W

初期値 1 0 0 0 0 0 0 0

REFCLK[4:0]：DCオフセットキャリブレーション時の基準クロック切り替え

DCオフセットキャリブレーション時の基準クロック範囲を外部から設定します。詳細は10.6. DC

Offset Calibrationの章をご確認ください。

REFCLK 基準クロック範囲[MHz]

[4] [3] [2] [1] [0]

0 0 0 0 0 10

0 0 0 0 1 10<, 11≥

0 0 0 1 0 11<, 12≥

・

・

・

・

・

・

1 1 1 0 1 38<, 39≥

1 1 1 1 0 39<, 40≥

1 1 1 1 1 40<, 41≥

OFST2REG：DCオフセット補正値外部入力切り替え

DAC部のDCオフセット補正値を外部から設定できるようにします。<Address 0x1E>OFSCAL bitで得

られたキャリブレーション結果を使用せずに、<Address 0x18, 0x19>で設定したI ch / Q chそれぞれ

のDCオフセット補正値を、DACの入力信号に加算して出力します。詳細は10.6. DC Offset

Calibrationの章をご確認ください。

0：補正値にキャリブレーション結果を使用

1：補正値にレジスタ設定値を使用

OFSTCAL：DCオフセットキャリブレーション開始トリガ

“1”を書き込むと、DCオフセットキャリブレーションを開始します。キャリブレーション終了後は、

自動で”0”に戻ります。詳細は10.6. DC Offset Calibrationの章をご確認ください。

R_OFSTI[7:0]：I ch DACオフセットキャリブレーション結果

R_OFSTQ[7:0]：Q ch DACオフセットキャリブレーション結果

<Address 0x1E>OFST2REG bit = “0”の時は、<Address 0x1E>OFSTCAL bit = “1”で実施したDCオフ

セットキャリブレーション結果を読み出すことができます。またこのキャリブレーション結果は

<Address 0x12>DIFAMPG[1:0] bits = “10”でキャリブレーションを実施した結果および“10”以外でキャ

リブレーションを実施した結果の2種類を保持し、<Address 0x12>DIFAMPG[1:0] bitsの設定によって

選択的に読み出すことができます。

<Address 0x1E>OFST2REG bit = “1”の時は、<Address 0x18>OFSTQ[7:0] bitsと<Address

0x19>OFSTI[7:0] bitsの値を読み出します。

[AK2403]

018011679-J-03 2019/09 - 48 -

12.18. <0x21~0x22>PD


0x21 PD_IDET_N

PD_CLKBUF_

N

PD_SYNTH_N

PD_DIFAMP_

N

PD_MOD_N

PD_DAC_N

PD_FB_N

PD_REF_N R/W

初期値 0 0 0 0 0 0 0 0

0x22 X X X X X X

PD_FBOUTQ

_N

PD_FBOUTI_

N R/W

初期値 0 0

PD_IDET_N：IDET部パワー制御

IDETのパワー制御を行います。

0：パワーダウン

1：動作

PD_CLKBUF_N：CLKBUF部パワー制御

CLKBUFのパワー制御を行います。


1：動作

PD_SYN_N：SYNTH部パワー制御

Charge Pump, PFD, N-dividerのパワー制御を行います。


1：動作

PD_DIFAMP_N：DIFFAMPパワー制御

IQ差動アンプのパワー制御を行います。


1：動作

PD_MOD_N：MODパワー制御

IQ直交変調器のパワー制御を行います。


1：動作

PD_DAC_N：DACパワー制御

DACのパワー制御を行います。


1：動作

PD_FB_N：FBパス部パワー制御

IQ直交復調器、BB/IFアンプのパワー制御を行います。


1：動作

PD_REF_N：VIREF部パワー制御

リファレンス回路のパワー制御を行います。PD_REF_Nを“1”に設定してから3ms以上経過するまで

TX_PDN pinを“L”、又はPD_SYNTH_N, PD_CLKBUF_NおよびPD_REF_N以外のパワー制御レジスタ

は”0”に設定してください。


1：動作

[AK2403]

018011679-J-03 2019/09 - 49 -

PD_FBOUTI_N：FBOUTQのパワー制御

FB出力アンプIchのパワー制御を行います。このレジスタを“1”に設定する前にPD_FB_N bit = “1”を先

に設定してください。


1：動作

PD_FBOUTQ_N：FBOUTIのパワー制御

FB出力アンプQchのパワー制御を行います。このレジスタを“1”に設定する前にPD_FB_N bit = “1”を

先に設定してください。


1：動作

12.19. <0x24>SYNTH3


0x24 FAST[7:0] R/W

0 0 0 0 0 0 0 0

FAST[7:0]：FASTカウンタ時間設定

高速引き込みモードの有効時間を設定いします。

FASTカウンタ設定値＝511＋FAST[7:0]×512

FAST タイマーカウント値

[7] [6] [5] [4] [3] [2] [1] [0]

0 0 0 0 0 0 0 0 511

0 0 0 0 0 0 0 1 1023

0 0 0 0 0 0 1 0 1535

0 0 0 0 0 0 1 1 2047

0 0 0 0 0 1 0 0 2559

・

・

・

・

・

・

1 1 1 1 1 0 1 1 129023

1 1 1 1 1 1 0 0 129535

1 1 1 1 1 1 0 1 130047

1 1 1 1 1 1 1 0 130559

1 1 1 1 1 1 1 1 131071

12.20. <0x2F>SRST


0x2F SRST[7:0] R/W

初期値 0 0 0 0 0 0 0 0

SRST[7:0]：ソフトウェアリセット

SRST[7:0] bitsに1010 1010データを書き込むと、ソフトウェアリセットが実行されます。詳細につい

ては、9.2. デジタルAC特性の項を参照ください。

[AK2403]

018011679-J-03 2019/09 - 50 -

13. 外部接続回路例

13.1. 電源安定化容量

電源に含まれるリップル、ノイズ等を除去するため、VDD-VSS間に下図の様にコンデンサを接続して

ください。コンデンサは両ピン間の最短距離に配置すると効果的です。

LSI

C3

FBVDD

C1

C3=10F (Electrolytic cap)

C1=100pF

8

C2

C2=10nF

C1

C2

FWVDD

C1

25

C2

LOVDD

37

C3

LODVDD

C1

38

CPVDD

C1

48

C2

SYNVDD

C1

50

C2

DVDD

C1

64

C2

C2

VCOVDD

C1

52

C2

65

DACVDD

C1

C2

[AK2403]

018011679-J-03 2019/09 - 51 -

13.2. VREF1, VREF2, VREF3出力

VREF1,VREF2, VREF3出力信号の安定化のため、端子にはVSSとの間に下図の様にコンデンサを接続

してください。

LSI

C1=100pF

C2

44

VREF1

C1

C2=220nF

LSI

C=470nF

54

VREF2

C

LSI

C1=100pF

C2

42

VREF3

C1

C2=220nF

13.3. BIAS1, BIAS2出力

LSI

R=47kΩ±1%

R

10

BIAS1

LSI

R=22kΩ ~ 33 kΩ±1%

チャージポンプ電流値はCPBIAS

の抵抗値によって決まります。

R

49

BIAS2

[AK2403]

018011679-J-03 2019/09 - 52 -

13.4. VCOM_FB, VCOM_FW出力

LSI

C=1μF

11

VCOM_FB C

LSI

C=0.47μF

24

VCOM_FW C

13.5. TCXOIN入力

LSI

C=100pF ±10%

C

43

TCXOIN

13.6. ATTVG1, ATTVG2出力

LSI

Example

Input Frequency = 400MHz

C = 160 pF

2

ATTVG1 C

3

ATTVG2

[AK2403]

018011679-J-03 2019/09 - 53 -

13.7. SYNTH部

入力：VCNT, SWIN, CPZ 出力：CP

C2

Loop Filter

C1 C3

R2 R2'

R3

CP

CPZ

SWIN

VCNT

45

47

46

53

LSI

C1 = 390pF

C2 = 68000pF

C3 = 560pF

R2 = 1kΩ

R2’ = 1kΩ

R3 = 680Ω

Example

CPZ pinはファーストロックアップ機能を使用しない場合も、必ずR2，C2中間ノードに接続する必要

があります。詳細は10.2.4. Charge Pump & Loop Filterの章を参照してください。ファーストロック時

はR2とR2’が内部スイッチにより並列に接続されます。ファーストロック時のLoop帯域及びフェーズ

マージンの計算はR2とR2’の並列抵抗値で計算してください。(内部スイッチのON抵抗は150Ω：参考

値)

13.8. RFIN入力

LSI

C=1nF ±10%

C

68

RFIN

13.9. ATTOUT出力

C2=33 pF

LSI

ATTOUT

6

C1

Example)

Input Frequency = 400MHz

C2

2

L2

L1

L1=30 nH

L2=220 nH

DEMIN

7

C1=10 nF

[AK2403]

018011679-J-03 2019/09 - 54 -

13.10. RFOUT出力

C1=13 pF

L2=18 nH

LSI

RFOUT

26

C1

L1

FWVDD

R=68 Ω

R

Example)

Output Frequency = 400MHz

L2

C2

C3

L1=15 nH

C2=7 pF

C3=7 pF

13.11. IDET

入力: IDETAMPI, IDETPKDI 出力: IDETBUFO, IDETAMPO, IDETPKDO

C3

FBOUT_Q

IDETAAMPO

IDETAMPI

IDETPKDI

15

14

13

12

LSI

Example)

Passband = 40 kHz

C3 = 1 nF

C4 = 220 pF

C5 = 470 pF

C6 = 47 nF

R3 = 47 kΩ

R4 = 4.7 kΩ

R5 = 1.8 kΩ

R6 = 470 kΩ

C4

VCOM_FB R3

C5

VCOM_FB R4

R5

IDETPKDO

5

R6 C6

Vi1

Vo1

Vo2

[AK2403]

018011679-J-03 2019/09 - 55 -

13.12. FW path

C2

Loop Filter

C1

R2

R1

DIFVG_IP

(DIFVG_QP)

DIFO_IP

(DIFO_QP)

DIFO_IN

(DIFO_QN)

DIFVG_IN

(DIFVG_QN)

33(18)

32(19)

31(20)

30(21)

LSI

MODIP

(MODQP)

MODIN

(MODQN)

29(22)

28(23)

C1 R1

R2

C2

Example)

Baseband Bandwidth = 12.5 kHz

C1 = 68 pF

C2 = 33 nF

R1 = 150 Ω

R2 = 39 Ω

Vin

Vin

Vout

Vout

[AK2403]

018011679-J-03 2019/09 - 56 -

14. LSIインターフェース回路例

ピン

番号ピン名称 I/O

R0

() 機能

55 TX_PDN I 300 デジタル入力端子

R0

56 CSN I 300

57 SDATAI I 300

58 SCLK I 300

61 DA_FS I 300

62 DA_SCLK I 300

63 DA_SDI I 300

67 RSTN I 300

1 TEST1 I 300 デジタル入力端子Pull-Down

R0

100k

4 TEST2 I 300

59 SDATAO O デジタル出力端子

60 LD O

43 TCXOIN I 300 アナログ入力端子

R0

25.7k

12 IDETPKDI I 300 アナログ入力端子

R0

14 IDETAMPI I 300

16 DIFI_QN I 1000

35 DIFI_IN I 1000

53 VCNT I 100

22 MODQP I アナログ入力端子

23 MODQN I

28 MODIN I

29 MODIP I

[AK2403]

018011679-J-03 2019/09 - 57 -

ピン


R0

() 機能

10 BIAS1 I 300 アナログ入力端子

R0

17 DIFI_QP I 300

34 DIFI_IP I 300

46 CPZ I 300

47 SWIN I 300

49 BIAS2 I 300

11 VCOM_FB O 300 アナログ出力端子

R0

15 FBOUT_Q O 300

24 VCOM_FW O 300

36 FBOUT_I O 300

42 VREF3 O 300

44 VREF1 O 300

54 VREF2 O 300

18 DIFVG_QP O アナログ出力端子

19 DIFO_QN O

20 DIFO_QP O

21 DIFVG_QN O

30 DIFVG_IN O

31 DIFO_IP O

32 DIFO_IN O

33 DIFVG_IP O

45 CP O

5 IDETPKDO O 300 アナログ出力端子

R0

13 IDETAMPO O 300

7 DEMIN I RF入力端子

6 RFIN I RF入力端子

[AK2403]

018011679-J-03 2019/09 - 58 -

ピン


R0

() 機能

39 LO_N I RF入力端子

40 LO_P I

2 ATTVG1 O RF出力端子

3 ATTVG2 O

6 ATTOUT O

26 RFOUT O RFオープンドレイン出力端子

[AK2403]

018011679-J-03 2019/09 - 59 -

15. パッケージ

15.1. 外形寸法図

68-pin QFN0808

15.2. マーキング

a: Product number: AK2403 b: Date code: XXXXXXX c: 1 pin marking: d: Style: QFN e: Number of pins: 68

AK2403(a)

XXXXXXX(b)

(c)

[AK2403]

018011679-J-03 2019/09 - 60 -

16. 改訂履歴

Date (Y/M/D) Revision Reason Page Contents

18/10/31 00 初版

18/11/14 01 誤記訂正 17 DIFFAMP特性のGainとOutput Delayの単位を記載

19/04/03 02 仕様追加 24 PLL Synthesizerのパワーダウンシーケンスを追加

19/09/09 03 仕様変更 4~8, 12, 19~22, 31~32, 35~36, 42~44, 46~48, 54~57

直交変調器の極性が逆になっていたため、I

channelとQ channel信号に関わるピン名、レジス

タの入れ替え

19/09/09 03 誤記訂正 17 DIFFAMP特性のOutput DelayのDescriptionに記載

されているDIFFAMPG[1:0]をDIFAMPG[1:0]に修

正

19/09/09 03 誤記訂正 18 *9に記載されているDIFFAMPG[1:0]を

DIFAMPG[1:0]に修正

19/09/09 03 仕様変更 19 DAC+SMF特性にFc設定のレジスタ設定を追加

19/09/09 03 誤記訂正 20 IDET特性の2nd Stage GainのDescriptionに記載さ

れているIDEG[1:0]をIDETG[1:0]に変更

19/09/09 03 誤記訂正 44 OFSTIG[7:0]をOFSTI[7:0]に変更

OFSTQG[7:0]をOFSTQ[7:0]に変更

OFSTG[7:0]をOFSTQ[7:0]に変更

19/09/09 03 誤記訂正 55 図中のDIF_QPをDIFO_QPに変更

19/09/09 03 誤記訂正 2 ATTVG1の機能概要の誤記修正「アッテネータAC

g出力」を「アッテネータ ACグラウンド」に修

正。

[AK2403]

018011679-J-03 2019/09 - 61 -

重要な注意事項

0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につきま

しては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討

の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社特約

店営業担当にご確認ください。

1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し

て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うも

のではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任

において行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害

に対し、弊社はその責任を負うものではありません。

2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用

機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、

生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を

要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別

途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。

万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責

任を一切負うものではありません。

3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場

合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財

産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製

品に必要な安全設計を行うことをお願いします。

4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある

いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸

出または非居住者に提供する場合は、「外国為替および外国貿易法」その他の適用ある輸出関

連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外

の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで

ください。

5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく

ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用

される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客

様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね

ます。

6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ

た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。

7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを

禁じます。

AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック機能 DIV_A...

Documents

Transcript of AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック機能 DIV_A...

AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック 機 能 DIV_A...

Documents

Transcript of AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック 機 能 DIV_A...

AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック機能 DIV_A...

Transcript of AK2403 Japanease DataSheet...[AK2403] 018011679-J-03 2019/09 - 5 - ブロック機能 DIV_A...