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1Work in Progress - Do not publish STRJ WS: March 2, 2012, WG3 FEP

FEP-WG活動報告

Front End Processes（FEP） WG

ITRS2011・FEPの概要とFEP技術動向

北島（ルネサスエレクトロニクス）

内容1. ITRS2011の主な変更点

2. 国内活動：技術調査3. 今後の活動

2Work in Progress - Do not publish

略号

UTB-FDSOI：Ultra Thin Body – Fully Depleted Silicon On InsulatorEOT：Equivalent Oxide ThicknessHP：High PerformanceSTI：Shallow Trench IsolationONO：Oxide Nitride Oxideng-poly：Nano Grain Poly-SiSTF：Selective Trench FillBE：Barrier EngineeredSOD：Spin On DielectricHKMG：High-K Metal GateSOTB：Silicon On Thin Buried oxideDOF：Depth Of FocusNA：Numerical Aperture

STRJ WS: March 2, 2012, WG3 FEP


リーダ：サブリーダ：

委員：

特別委員（大学）：

特別委員：

北島（ルネサスエレクトロニクス）

水島（東芝）*奈良（富士通セミコンダクター）

彦坂（富士通セミコンダクター）

羽根（ルネサスエレクトロニクス）*平野（ソニー）

大路（ローム）

永田（ローム）

クロス（東京工業大学）

中嶋（日立国際電気）：SEAJより

青木（日立ハイテクノロジーズ）：SEAJより

渡辺（ニューフレアテクノロジー）*：米国Start. Mat. WG三木（信越半導体）：新金属協会より

*：国際対応

STRJ/FEP_WGメンバー



ITRS2011構成（技術記載順）

DEVICE METRICSLogic Devices [HP, LOP, LSTP]DRAM DevicesFlash DevicesPCM DevicesFeRAM Devices

PROCESS METRICSStarting MaterialsSurface PreparationThermal/Thin Films/DopingEtchSTI-CMP

FrontEndProcess スコープ



【Logic Device】･HPゲート長スケーリングの減速（⇒EOTスケーリング減速、⇒ゲートリーク1桁減～LOP）

･Multi-gateの前倒し（IRC：2012update版に反映予定）･高移動度チャネル（IRC：2013年版に反映予定）

bulk CMOS (ITRS 2011)UTB/FDSOI (ITRS 2010update)

Multi-Gate (ITRS 2010update)

2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019

bulk CMOS (ITRS 2010update)

UTB/FDSOI (ITRS 2011)

Multi-Gate (ITRS 2011)

2020 2021 2022

要素技術のTable Ge(p) III-V(n)

HPのTable

ITRS2011の主な変更点



ITRS2009の文章に、Multi-gateやNanowireを含む詳細な記述

ITRS2011/Surface Prep.のEpi前レベル変更⇒（C,O）が1桁厳しく

Thermal Thin Film Tableへの反映は順延

高移動度チャネル材料



･スケーリングの1年前倒しSurface Preparation Tableに影響⇒Critical Sizeが小さくなる分だけスペック厳しくなった。但し、Gate Yield：99％→99.9％になった方が影響大！

【DRAM Device】

FEPのDRAM Table自体には変更なし

Table FEP11 Front End Surface Preparation Technology Requirements

Year of Production 2011 2012 2013 2014 2015 2016 Driver40 36 32 28 25 22.5 DRAM

→2011 36 32 28 25 23 20Wafer diameter (mm) 300 300 300 450 450 450 D ½, MFront surface particles

20.0 17.9 15.9 14.2 12.6 11.3 D ½

→2011 17.9 15.9 14.2 12.6 11.3 10.0 D ½Critical particle count, Dpw (#/wafer) [C] 113.3 113.3 113.3 259.7 259.7 259.7 D ½Critical particle count, Dpw (#/wafer) [C] 300-450mm(99.9%) based on critical Daimeter →2011 12.6 12.6 12.6 34.2 34.2 34.2 D ½Critical particle count, Dpw (#/wafer) [C] 300-450mm(99.9%) 65nm →2011 0.95 0.95 0.95 1.1 1.1 1.1 D ½

DRAM ½ Pitch (nm) (contacted)

Critical particle diameter, dc (nm) [B]



･NAND：スケーリングの2年前倒し但し、縦方向の膜厚等はPIDS Surveyにより緩和傾向･FG Materialなど材料に関する（項目）追加

【FG-Flash】

Table FEP6 Floating Gate FLASH Non-volatile Memory Technology RequirementsYear of Production 2011 2012 2013 2014 2015 2016 2017NAND Flash technology node – F (nm) [A] 28 25 22 20 19 18 16Planar NAND Flash uncontacted poly 1/2 pitch →2011 22 20 18 17 15 14 13

6-7 6-7 6-7 6-7 6-7 4 4→2011 6-7 6-7 6-7 6-7 6-7 5-6 5-6

10-13 9-10 9-10 9-10 9-10 9-10 9-10→2011 10-13 11 11 10 10 9 9

ONOONO /High-k High-κ High-κ High-κ High-κ High-κ

→2011 ONO ONO ONO ONO ONO ONO High-κ

NAND Flash Floating Gate Material →2011ng-poly

ng-poly

Poly/Metal

Poly/Metal

Poly/Metal

Poly/Metal

Si/Metal

NAND Flash Control Gate Material →2011ng-poly

ng-poly

Poly/Metal

Poly/Metal

Poly/Metal

Poly/Metal Metal

9-12.310-14.1

11.5-16.4

12.4-17.9

12.9-18.8

13.5-19.8

14.2-21.0

→201111.5-16.4

21.4-17.9

21.9-18.8

13.5-19.8

14.2-21.0

14.2-21.0

14.2-21.0

SOD SODSOD/STF

SOD/STF STF STF STF

→2011 SOD SODSOD/STF

SOD/STF

SOD/STF STF STF

Flash NAND STI Filling Technology [M]

Flash NAND tunnel oxide thickness (EOT-nm) [B]

Flash NAND interpoly dielectric thickness (EOT-nm)[F]

Flash Interpoly Dielectric Material [G]

Flash NAND STI Filling Aspect Ratio(min-max) [L]



･本文中に記載が追加された（多種の構造が開発中）･Tableの追加は見合わせ

【3D-Flash】



･130nm、90nmへの移行を1年前倒し（65nmはそのまま）･セルサイズや3D化は先延ばし

【FeRAM】

Table FEP9 FeRAM Technology RequirementsYear of Production 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021

65→2011 180 65

12→2011 24.6 15.3

0.051→2011 1.300 0.169

1T1C→2011 1T1C 1T1C

3D→2011 stack 3D

30→2011 5.7 13.0

>1.0E16→2011 1.0E+14 >1.0E16

→2011

FeRAM capacitor structure [E]

FeRAM minimum switching charge density(µC/cm 2) [J]

FeRAM endurance (read/write cycles) [K]

FeRAM nonvolatile data retention(years)[L]

FeRAM technology – F (nm) [A]

FeRAM cell size – area factor a　 inmultiples of F2

FeRAM cell size ( µm 2) [C]

FeRAM cell structure [D]

8.5 12.0

1T1C 1T1C

stack13.5 34 30

1.0E+14 1.0E+15 >1.0E161.0E+15

22 1623.2

0.710 0.400

1421.9

180

0.713 0.27 0.113

130 90130 90

1.0E+1510 Years10 Years

1T1C1T1C

stack stack 3D1T1C

stack



【HKMG】･HKMGは、ITRS2009において、2009年から導入

2009-2010は Poly-Si電極の併存（ITRS2011で自然消滅）

･量産年に関して2009年会議：1社しか製品を出していないという意見もあり2010年会議：HKMGは量産済という意見が支配的

（2011年に2社目の量産チップが現れ、HKMG量産問題は解消）

【FinFET】･主要1社の量産で、量産年として良いという意見が強い

--量産年に関して--



【450mmウェーハ】･ITRS2011のTableでは2014年量産を維持しているものの、

--量産年に関して（続）--

Table FEP10 Starting Materials Technology Requirements—Near and Long-term Years

Year of Production

→2011

→2011

→2011

DRAM ½ Pitch (nm) (contacted)

Maximum Substrate Diameter (mm)—High-volumeProduction**

MPU/ASIC Metal 1 (M1) ½ Pitch (nm)(contacted)

450300 300 300 450 450 450 450450 450 450

General Characteristics * (99% Chip Yield)300 300 300 450 450

17 1527 24 21 1938 3217 1538 32 27 24 21 1918 1628 25 23 2036 3220 1840 36 32 28 25 23

2017 20182013 2014 2015 20162011 2012

Exec.Summaryでの量産レベルは2015年に



年月講師テーマ

‘11年4月村上氏（ニコン） EUVとウェーハ平坦度内山氏（ルネサス）ウェーハエッジ形状の影響

‘11年6月野村氏（東芝）露光中像面形状のウェーハ全面測定

‘11年7月木村氏（LEAP） LEAPの現状（＠PIDS会議）

‘11年8月沼田氏（東芝） Si Nanowire Tri-gate（FinFET）

‘12年1月 IEDM2011

国内活動：技術調査



波長（nm）

0.1 1 10 1000.001

0.01

0.1

1

Res. 100nmRes. 16nm

NA

条件1：Res. 線より上（左上方向）の領域で実現可能

条件2：DOF 線より下（右下方向）の領域で実現可能

20nm

0.14

16nm

0.4

32nm

0.8

DOF1um

DOF100nm

DOF50nm

点線：1990年頃のイメージ

実線：2010年のイメージ

反射率

0

10

20

30

40

50

60

70

80

90

100

0 5 10 15 20波長（nm）

http://henke.lbl.gov/cgi-bin/mldata.pl

10～15nmで損失小の領域が存在、Mo/Siが有利。⇒波長13.5nmが標準。

【課題】パワー、真空系必須、ペリクル代替、LER悪いなど

【ウェーハ平坦度への要求】バジェット全体の80％をウェーハに割り当てられるのではないか

EUVとウェーハ平坦度



0次光

+1次光瞳面上L/Sパターン

0次光と+1次光での結像によりz方向のずれをx方向のずれに変換

露光中像面形状のウェーハ全面測定

⇒露光時のウェーハ表面上の凹凸を測定できる。ウェーハメーカ固定だと、300mm量産初期でも表面凹凸は～30nm。

近のウェーハでは、3σ≦20nm にできている。改善の余地は有るので、 3σ～10nmレベルにすることは可能。



Flatness

• Partition of DOF– Wafer 80%– Litho scanner 20%

• Comment– Wafer budget includes

• Wafer flatness (SFQR)• Device surface geometry• Resist thickness uniformity

– Breakdown of wafer budget• Chucked surface geometry

– Wafer thickness related?– Contribution of chuck/chucking?

• Device surface geometry– FINFET case?

• Resist surface– Conformal to what?

– If half of wafer budget (40%) is wafer geometry itself, traditional 1/3 of DOF criteria may be adequate.

STRJからのITRS2011へのインプット



STRJからのITRS2011へのインプット（続）• Additional hearing @ 2011 June 9

– Very precise measurement of focusing• 3σ≈20nm

– It can be reduced to 10nm• Wafer surface is flat enough to periphery

– Most of focusing issue comes from aligner» Another word, most of DOF budget is focusing (Watanabe)

• Understanding @ June 10– Discussion with litho engineers and looking at

published data, no tighter flatness requirement is suggested.

• Analyzing published data– ITRS SFQR trend is tight enough or it may be relaxed x2.– Further information is needed for ASML case



Tsuchiya, IEDM2007

SOTBを用いた低電圧MOS（LEAP）

･～0.4V動作がエネルギー効率大･SOI構造により、Vthばらつき小･Thin BOX構造によりBulk FETとSOI FETを同一平面上に形成可能･基板バイアスによりVth制御可能

･動作電圧を0.1～0.2V下げると速度が1桁落ちるので、Applicationの検討が重要



（100）SOI

<110>/（110）Fin<100>/（100）Fin

FinLongitudinal stress

Transverse stress

Verticalstress

Si Nanowire Tri-gate（FinFET）-特徴：スケーリング可能なデバイス-

・寄生抵抗低減 ← SDせり上げ構造・Fin側面のダメージ低減、移動度向上 ← H2処理、SMTなど

Undope SOIを使えばばらつき小、Avt~0.6V・um（Bulk~1.5V・um）Fin側面の加工ダメージ、凹凸を改善できれば、<110>Finが望ましいnFET：Longitudinal Tensile + Vertical CompressivepFET：Longitudinal CompressiveIntelのTri-gateは<110>Finでの特性向上（加工、インテグ）を実現している可能性が高い



【ITRS2011】・ロジック（主にHP）：スケーリングの減速（⇒ゲートリーク減）、

Multi-gateおよび高移動度チャネルの導入・横方向スケーリングの前倒し（DRAM：1年、NAND：2年）縦方向スケーリングへの影響小

・3D-Flash：テキストで詳細な記載追加、Tableへの反映は今後

【国内活動：技術調査】・ウェーハ平坦度等へのリソグラフィー技術の影響調査⇒ITRS2011へ一部インプット

・低電圧動作MOSの調査・Si Nanowire Tri-gate調査

・IEDM2011関連での技術動向調査

まとめ



今後の活動

【国際活動】1．ITRS2012updateに向けた議論。2．FeRAMに関する調査、ITRS2012updateへの反映。3．ウェーハ仕様、大口径化に関する調査、

ITRS2012 updateへの反映。

【国内活動】1．ウェーハ大口径化に関する継続調査。2．新チャンネルトランジスタ、FDSOI、MUGFET関連技術調査。3．新材料・新構造MOSFETに必要なFEP技術の調査。4．低電圧化技術に関するFEP技術の調査



謝辞

技術調査に協力いただいた、村上さん（ニコン）、内山さん（ルネサス）、野村さん（東芝）木村さん（LEAP）、沼田さん（東芝）

に感謝いたします。


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