115dB 768kHz 32-bit 8ch Premium DAC...[AK4458] 014011794-J-01 2015/08 - 1 - 1. 概要 AK4458...

[AK4458]

014011794-J-01 2015/08

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1. 概要

AK4458は新開発の歪低減技術により業界最高水準の低歪特性を実現した 32-bit 8ch Premium DACです。

最大 768kHz の PCM 入力と 11.2MHz の DSD 入力に対応しているため、ネットワークオーディオ、

USB-DAC、カーオーディオシステム等で普及の進むハイレゾリューション音源の再生に最適です。また、

新規搭載のOSR-Doubler技術により広い信号帯域・低帯域外ノイズ特性と低消費電力を両立すると共に、

5 種類の 32-bit Digital Filter を内蔵しているため、様々なアプリケーションで柔軟かつ容易に音質作りが

可能です。

アプリケーション：AVレシーバー、CD/SACD プレイヤー、ネットワークオーディオ、USB DAC、USB

ヘッドフォン、Sound Plate/Bar、カーオーディオ、車載用別体アンプ、計測器、測定器、制御システム

2. 特長

(1) DR, S/N: 115dB

(2) THD+N: -107dB

(3) 256倍オーバサンプリング

(4) サンプリングレート: 8kHz 768kHz

(5) 32ビット8倍ディジタルフィルタ

- Ripple: 0.0032dB, Attenuation: 80dB(シャープロールオフフィルタ設定時)

- 5種類の高音質フィルタオプション

・シャープロールオフフィルタ

・スローロールオフフィルタ

・ショートディレイシャープロールオフフィルタ（GD=5.8/fs）

・ショートディレイスローロールオフフィルタ（GD=4.8/fs）

・スーパースローロールオフフィルタ

(6) 強ジッタ耐力

(7) 低歪差動出力

(8) DSD入力対応

(9) Daisy Chain

(10) 32, 44.1,48kHz対応ディジタルディエンファシス内蔵

(11) ソフトミュート

(12) ディジタルATT(255 levels and 0.5dB step)

(13) オーディオI/Fフォーマット:

- 24/32 ビット前詰め

- 16/20/24/32 ビット後詰め

- I2S

- DSD

- TDM

(14) 3-wire Serial and I2C μP I/F

(15) マスタクロック:

- 30kHz ~ 32kHz: 1152fs

- 30kHz ~ 54kHz: 512fs or 768fs

- 30kHz ~ 108kHz: 256fs or 384fs

- 108kHz ~ 216kHz: 128fs or 192fs

~ 384kHz:64fs or 128fs

~ 768kHz:64fs

115dB 768kHz 32-bit 8ch Premium DAC

AK4458

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(16) ディジタル入力レベル: CMOS

(17) 電源電圧:

- TVDD=1.7 3.6V

AVDD=3.0 5.5V

(18) 105℃対応(Tabを基板のグラウンドに接続した場合)

(19) パッケージ: 48ピン QFN

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3. 目次

1. 概要 ............................................................................................................................................................... 1

2. 特長 ............................................................................................................................................................... 1

3. 目次 ............................................................................................................................................................... 3

4. ブロック図と機能説明 ................................................................................................................................... 5

■ ブロック図 ..................................................................................................................................................... 5

■ 機能説明 ......................................................................................................................................................... 6

5. ピン配置と機能説明 ....................................................................................................................................... 7

■ オーダリングガイド ..................................................................................................................................... 7

■ ピン配置 ......................................................................................................................................................... 7

■ 機能説明 ......................................................................................................................................................... 8

■ 使用しないピンの処理について ................................................................................................................. 9

6. 絶対最大定格 ................................................................................................................................................. 10

7. 推奨動作条件 ................................................................................................................................................. 10

8. 電気的特性 ..................................................................................................................................................... 11

■ アナログ特性 ............................................................................................................................................... 11

■ シャープロールオフ・フィルタ特性 ....................................................................................................... 13

■ スローロールオフ・フィルタ特性 ........................................................................................................... 14

■ ショートディレイシャープロールオフフィルタ特性 .......................................................................... 15

■ ショートディレイスローロールオフフィルタ特性 .............................................................................. 16

■ DSDモード特性 ........................................................................................................................................... 17

■ DC特性 .......................................................................................................................................................... 17

■ スイッチング特性 ....................................................................................................................................... 18

■ タイミング波形 ........................................................................................................................................... 22

9. 動作説明 ......................................................................................................................................................... 26

■ D/A変換モード (PCM mode、DSD mode) ................................................................................................ 26

■ システムクロック ....................................................................................................................................... 26

■ オーディオインタフェースフォーマット................................................................................................ 30

■ D/A変換モード(PCM mode、DSD mode)切り替えタイミング .............................................................. 43

■ Digital Filter（PCM mode） ........................................................................................................................ 44

■ ディエンファシスフィルタ（PCM mode） ............................................................................................. 44

■ 出力ボリューム（PCM mode、DSD mode） ........................................................................................... 45

■ 帯域外ノイズ除去フィルタ（PCM mode、DSD mode） ....................................................................... 46

■ ゼロ検出機能（PCM mode、DSD mode） ............................................................................................... 52

■ LRチャネル出力信号選択機能（PCM mode、DSD mode） .................................................................. 52

■ 音質調整機能 (PCM mode、DSD mode) ................................................................................................... 54

■ DSD信号フルスケール (FS) 検出機能 .................................................................................................... 55

■ ソフトミュート機能（PCM mode、DSD mode） ................................................................................... 56

■ エラー検出 ................................................................................................................................................... 57

■ システムリセット ....................................................................................................................................... 57

■ パワーダウン機能 ....................................................................................................................................... 58

■ パワーオフ、リセット機能 ....................................................................................................................... 59

■ 同期化機能（PCM mode） ......................................................................................................................... 62

■ パラレルモード（PCM mode） ................................................................................................................. 63

■ レジスタコントロールインタフェース ................................................................................................... 63

■ ファンクションリスト ............................................................................................................................... 68

■ レジスタマップ ........................................................................................................................................... 69

■ 詳細説明 ....................................................................................................................................................... 70

10. 外部接続回路例 ......................................................................................................................................... 78

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■ システム接続例 ........................................................................................................................................... 78

11. パッケージ ................................................................................................................................................. 82

■ 外形寸法図 ................................................................................................................................................... 82

■ 材質 ............................................................................................................................................................... 82

■ マーキング ................................................................................................................................................... 83

12. 改訂履歴 ..................................................................................................................................................... 83

重要な注意事項 ..................................................................................................................................................... 84

[AK4458]

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4. ブロック図と機能説明

■ ブロック図

MCLK

SDTI1/DSDR1

LRCK/DSDL1

CAD0_I2C/CSN/DIF

BICK/DCLK

SCL/CCLK/TDM1

SDA/CDTI/TDM0

PDN AVDD

Clock

Divider

DVSS TVDD

PS/CAD0_SPI

AOUTR1N

VREFH1

VREFL1

AVSS

AOUTL1P

AOUTR1P

PCM Data

Interface

De-empha

sis

DSD Data

Interface

8X Interpolator

Control Register

SCF

SCF

AOUTR2N

VREFH2

VREFL2

AOUTL2P

AOUTL2N

AOUTR2P

Vref

SDTI2/DSDL2

8X

Interpolator

SCF

SCF

Vref

Bias

I2C

AOUTR3N

VREFH3

VREFL3

AOUTL3P

AOUTL3N

AOUTR3P

8X Interpolator

SCF

SCF

AOUTR4N

VREFH4

VREFL4

AOUTL4P

AOUTL4N

AOUTR4P

Vref

8X

Interpolator

SCF

SCF

Vref

SDTI3/DSDR2/TDMO1

SDTI4/DSDL3/TDMO2

DSDR3

DSDL4

DSDR4

VDD18

LDO

DZF/SMUTE

CAD1/DCHAIN

LDOE

DATT

Soft Mute

DSD Filter

DATT Soft Mute

DATT

Soft Mute

DSD Filter

DATT Soft Mute

DATT Soft Mute

DSD Filter DATT

Soft Mute

DATT Soft Mute

DSD Filter DATT

Soft Mute

Modulator

Noise

Rejection

Filter

Modulator

Noise

Rejection

Filter

Modulator

Noise

Rejection

Filter

Modulator

Noise

Rejection

Filter

AOUTL1N

Figure 1. AK4458 Block Diagram

[AK4458]

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■ 機能説明

ブロック機能

PCM Data Interface LRCK､BICK に同期して､SDTI より入力される 32bit データをシリアル／パラ

レル変換する｡

DSD Data Interface DCLKに同期してDSDL1-4、DSDR1-4より入力される 1-bit データを取り込む｡

DATT、Soft Mute 入力されたデータに DATT、Soft Mute の処理を行う。

De-emphasis 入力されたデータに De-emphasis の処理を行う。

8x Interpolator 1fs レートで入力されたデータを 8fs レートにオーバーサンプリングするデジ

タル FIR フィルタ。

ΔΣ Modulator 3次デジタルΔΣモジュレータで構成され､SCFにマルチビットデータを出力す

る｡

Noise Rejection Filter 帯域外ノイズを減衰し、アナログ特性の劣化を防ぐ。

SCF ΔΣモジュレータのマルチビット出力をアナログ信号に変換する１次 SCF(カッ

トオフ周波数は fs レートに比例)で構成されている。

LDO 内部デジタル回路用電源(1.8Vtyp)を生成する。

Control Register レジスタに書き込まれる各モードの設定を保持する。

Clock Divider

マスタークロックを分周する｡PCM modeではクロックの fsﾚｰﾄ自動検出機能に

よりマスタークロックを自動で分周し、DSD mode では DCKS bit でマスターク

ロック周波数を設定する。

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5. ピン配置と機能説明

■ オーダリングガイド

AK4458VN -40～105°C (Tabを基板のグラウンドに接続した場合)

-40～85°C (Tabをオープンにした場合)

48-pin QFN

AKD4458 AK4458用評価ボード

■ ピン配置

37

AOUTR4P

38

39

40

AOUTL4N

41

VREFH4

42

43

VREFL4

44

AOUTR4N

LDOE

36

35

34

33

32

31

30

29

1

2

MC

LK

3

LR

CK

/DS

DL1

4

SD

TI1

/DS

DR

1

5

SD

TI2

/DS

DL2

6

SD

TI3

/DS

DR

2/T

DM

O1

7

SD

TI4

/DS

DL3/T

DM

O2

8

DS

DR

3

20

19

18

17

16

15

14

13

SCL/CCLK/TDM1

CAD0_I2C/CSN/ DIF

I2C

PS/CAD0_SPI

AOUTL1N

AOUTL1P

AO

UT

R3N

VR

EF

L3

VR

EF

H3

AOU

TL3N

AV

SS

AOU

TR

2P

SDA/CDTI/TDM0

BIC

K/D

CLK

Top View

AOUTR3P

AOUTL4P

AO

UT

L3P

AVD

D

VREFL1

DVSS

45

46

47

TVDD

VDD18

9

DS

DL4

10

DS

DR

4

11

DZ

F /S

MU

TE

48 PDN

24

23

22

21 VREFH1

AOUTR1P

AOUTR1N

AOUTL2P

12

CA

D1/D

CH

AIN

28

27

26

25

VR

EF

L2

AOU

TL2N

A

OU

TR

2N

VRE

FH

2

Back Tab: Note1

Note 1. Tabはオープンまたは基板のグラウンドに接続してください。

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■ 機能説明

No Pin Name I/O Function PD状態

1 MCLK I External Master Clock Input Pin Hi-Z

2 BICK I Audio Serial Data Clock Pin in PCM mode

Hi-Z DCLK I DSD Clock Pin in DSD mode

3 LRCK I Input Channel Clock Pin in PCM mode

Hi-Z DSDL1 I Audio Serial Data Input in DSD mode

4 SDTI1 I Audio Serial Data Input in PCM mode

Hi-Z DSDR1 I Audio Serial Data Input in DSD mode

5 SDTI2 I Audio Serial Data Input in PCM mode

Hi-Z DSDL2 I Audio Serial Data Input in DSD mode

6

SDTI3 I Audio Serial Data Input in PCM mode 100kΩ

Pull down DSDR2 I Audio Serial Data Input in DSD mode

TDMO1 O Audio Serial Data Output in Daisy Chain mode

7

SDTI4 I Audio Serial Data Input in PCM mode 100kΩ

Pull down DSDL3 I Audio Serial Data Input in DSD mode

TDMO2 O Audio Serial Data Output in Daisy Chain mode

8 DSDR3 I Audio Serial Data Input in DSD mode Hi-Z

9 DSDL4 I Audio Serial Data Input in DSD mode Hi-Z

10 DSDR4 I Audio Serial Data Input in DSD mode Hi-Z

11

DZF O Zero Input Detect in I2C Bus or 3-wire serial control mode

100kΩ

Pull down SMUTE I

Soft Mute Pin in Parallel control mode.

When this pin is changed to “H”, soft mute cycle is initiated. When

returning “L”, the output mute releases.

12 CAD1 I Chip Address 0 Pin in I

2C Bus or 3-wire serial control mode

Hi-Z DCHAIN I Daisy Chain Mode select pin in Parallel control mode.

13

SDA I/O Control Data Pin in I2C Bus serial control mode

Hi-Z CDTI I Control Data Input Pin in 3-wire serial control mode

TDM0 I TDM Mode select pin in Parallel control mode.

14

SCL I Control Data Clock Pin in I2C Bus serial control mode

Hi-Z CCLK I Control Data Clock Pin in 3-wire serial control mode

TDM1 I TDM Mode select pin in Parallel control mode.

15

CAD0_I2C I Chip Address 0 Pin in I2C Bus serial control mode

Hi-Z CSN I Chip Select Pin in 3-wire serial control mode

DIF I Audio Data Format Select in Parallel control mode.

“L”：32-bit MSB, “H”：32-bit I2S

16

PS I

(I2C pin = “H”)

Control Mode Select Pin

“L”: I2C Bus serial control mode ,“H”: Parallel control mode. Hi-Z

CAD0_SPI I (I2C pin = “L”)

Chip Address 0 Pin in 3-wire serial control mode

17 I2C I

Control Mode Select Pin

“L”: 3-wire serial control mode

“H”: I2C Bus serial control mode or Parallel control mode.

Hi-Z

18 AOUTL1P O Lch Positive Analog Output 1 Pin Hi-Z

19 AOUTL1N O Lch Negative Analog Output 1 Pin Hi-Z

20 VREFL1 I Negative Voltage Reference Input Pin, AVSS Hi-Z

21 VREFH1 I Positive Voltage Reference Input Pin, AVDD Hi-Z

22 AOUTR1N O Rch Negative Analog Output 1 Pin Hi-Z

23 AOUTR1P O Rch Positive Analog Output 1 Pin Hi-Z

24 AOUTL2P O Lch Positive Analog Output 2 Pin Hi-Z

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No Pin Name I/O Function PD状態

25 AOUTL2N O L ch Negative Analog Output 2 Pin Hi-Z



28 AOUTR2N O R ch Negative Analog Output 2 Pin Hi-Z

29 AOUTR2P O R ch Positive Analog Output 2 Pin Hi-Z

30 AVSS - Analog Ground Pin －

31 AVDD - Analog Power Supply Pin, 3.0V5.5V －

32 AOUTL3P O L ch Positive Analog Output 3 Pin Hi-Z





37 AOUTR3P O R ch Positive Analog Output 3Pin Hi-Z

38 AOUTL4P O L ch Positive Analog Output 4 Pin Hi-Z





43 AOUTR4P O R ch Positive Analog Output 4 Pin Hi-Z

44 LDOE I Internal LDO Enable Pin.

“L”: Disable, “H”: Enable Hi-Z

45 TVDD - Digital Power Supply Pin, 3.0V3.6V －

46 DVSS - Digital Ground Pin －

47 VDD18

O

(LDOE pin = “H”)

LDO Output Pin

This pin should be connected to DVSS with 1.0µF. (Note 4)

I (LDOE pin = “L”)

1.8V Power Input Pin

48 PDN I

Power-Down & Reset Pin

When “L”, the AK4458 is powered-down and the control registers

are reset to default state.

Hi-Z

Note 2. 内部プルアップ/ダウンピンを除く全ての入力ピンはフローティングにしないでください。

Note 3. PCM mode、DSD mode の設定はレジスタで行います。Daisy Chain mode の設定はレジスタまた

はピンで行います。

Note 4. LDOE = “H”のときDVSS、LDOE = “L”のときHi-Zです。

■ 使用しないピンの処理について

使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

Classification Pin Name Setting

Analog

AOUTL1P/N, AOUTR1P/N




オープン

Digital DZF オープン

SDTI1-4, DSDR3, DSDL4, DSDR4 DVSSに接続

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6. 絶対最大定格

(AVSS =DVSS =0V: Note 5)

Parameter Symbol min max Unit

Power Supplies:

Analog

Digital I/O

Digital Core

|AVSS DVSS|

AVDD

TVDD

VDD18

GND

0.3

0.3

0.3

-

6.0

4.0

2.5

0.3

V

V

V

V

Input Current, Any Pin Except Supplies IIN - 10 mA

Digital Input Voltage VIND 0.3 TVDD+0.3 V

Ambient Temperature (Power applied)

Tabを基板のグラウンドに接続した場合

Tabをオープンにした場合

Ta

Ta

40

40

105

85

°C

°C

Storage Temperature Tstg 65 150 °C

Note 5. 電圧は全てグラウンドピンに対する値です。

Note 6. AVSS, DVSSは同電位に接続して下さい。

WARNING: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

7. 推奨動作条件

(AVSS =DVSS =0V: Note 5)

Parameter Symbol min typ max Unit

Power Supplies

Analog

(LDOE pin= “L”) (Note 7)

Digital I/O

Digital Core

(LDOE pin = “H”)(Note 8)

Digital I/O

AVDD

TVDD

VDD18

TVDD

3.0

VDD18

1.7

3.0

5.0

1.8

1.8

3.3

5.5

3.6

1.98

3.6

V

V

V

V

Voltage Reference “H” voltage reference “L”

voltage reference

VREFH1-4

VREFL1-4

AVDD0.5

-

-

AVSS

AVDD

-

V

V

Note 7. LDOE pin = “L”のとき、TVDDはVDD18と同時または先に立ち上げてください。AVDDとTVDD

およびAVDDとVDD18の電源立ち上げシーケンスを考慮する必要はありません。

Note 8. LDOE pin = “H”のとき、内部LDOが1.8Vを出力します。TVDDとAVDDの電源立ち上げシーケンスを考

慮する必要はありません。

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8. 電気的特性

■ アナログ特性

(1) AVDD = 5.0Vの場合

(Ta=25C: TVDD=3.3V, AVDD=5.0V: AVSS= DVSS=0V: VREFH1/2/3/4=AVDD, VREFL1/2/3/4= AVSS:

fs=44.1kHz: BICK=64fs: Signal Frequency=1kHz: 24-bit Input Data: RL 2k: measurement bandwidth = 20Hz

~ 20kHz: External Circuit: (Figure 75) :unless otherwise specified.)

Parameter min typ max Unit

Resolution - - 32 bit

Dynamic Characteristics (Note 9)

THD+N

fs=44.1kHz

BW=20kHz

0dBFS

60dBFS

-

-

-107

-52

-100

-

dB

dB

fs=96kHz

BW=40kHz

0dBFS

60dBFS

-

-

-104

-48

-

-

dB

dB

fs=192kHz

BW=40kHz

BW=80kHz

0dBFS

60dBFS

60dBFS

-

-

-

-104

-48

-44

-

-

-

dB

dB

dB

Dynamic Range (60dBFS with A-weighted) (Note 10) 110 115 - dB

S/N (A-weighted) (Note 11) 110 115 - dB

Inter channel Isolation (1kHz) 100 110 - dB

DC Accuracy

Inter channel Gain Mismatch - 0 0.3 dB

Gain Drift (Note 12) - 20 - ppm/°C

Output Voltage (Note 13) 2.65 2.8 2.95 Vpp

Load Resistance (Note 14) 2 - - k

Load Capacitance (Note 14) - - 30 pF

Power Supplies

Power Supply Current

Normal operation

(PDN pin = “H”, LchとRchに逆相信号を入力)

AVDD

TVDD (fs = 44.1kHz)

TVDD (fs = 96kHz)

TVDD (fs = 192kHz)

-

-

-

-

31

8

13

20

41

11

17

26

mA

mA

mA

mA

Power down (PDN pin = “L”) (Note 15)

AVDD+TVDD

1

100

A

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- 12 -

(2) AVDD = 3.3Vの場合

(Ta=25°C: TVDD=3.3V, AVDD=3.3V: AVSS= DVSS=0V: VREFH1/2/3/4=AVDD, VREFL1/2/3/4= AVSS:

fs=44.1kHz: BICK=64fs: Signal Frequency=1kHz: 24-bit Input Data: RL 2k: measurement bandwidth = 20Hz

~ 20kHz: External Circuit: (Figure 75) :unless otherwise specified.)


Resolution - - 32 bit

Dynamic Characteristics (Note 9)

THD+N

fs=44.1kHz

BW=20kHz

0dBFS

60dBFS

-

-

-93

-48

-86

-

dB

dB

fs=96kHz

BW=40kHz

0dBFS

60dBFS

-

-

-92

-45

-

-

dB

dB

fs=192kHz

BW=40kHz

BW=80kHz

0dBFS

60dBFS

60dBFS

-

-

-

-92

-45

-41

-

-

-

dB

dB

dB

Dynamic Range(60dBFS with A-weighted) (Note 10) 106 111 - dB

S/N (A-weighted) (Note 11) 106 111 - dB

Inter channel Isolation (1kHz) 100 110 - dB

DC Accuracy

Inter channel Gain Mismatch - 0 0.3 dB

Gain Drift (Note 12) - 20 - ppm/°C

Output Voltage (Note 13) 1.66 1.85 2.04 Vpp

Load Resistance (Note 14) 2 - - k

Load Capacitance (Note 14) - - 30 pF

Power Supplies

Power Supply Current

Normal operation

(PDN pin = “H”, LchとRchに逆相信号を入力)

AVDD

TVDD (fs = 44.1kHz)

TVDD (fs = 96kHz)

TVDD (fs = 192kHz)

-

-

-

-

24

8

13

20

-

-

-

-

mA

mA

mA

mA

Power down (PDN pin = “L”) (Note 15)

AVDD+TVDD

1

100

A

Note 9. Audio Precision System Two使用。平均値測定。

Note 10. (Figure 75)使用時。100 dB at 16-bit data

Note 11. (Figure 75)使用時。S/N比は入力ビット長に依存しません。

Note 12. (VREFH1/2/3/4 VREFL1/2/3/4)の電圧は+5 V一定。

Note 13. PCM modeで1 kHz、0 dBの sine波を与えたときの出力フルスケール電圧です。DSD modeで1

kHz、デューティレンジ25 %~75 %の sine波を与えたときの出力フルスケール電圧は、±1.65 Vpp

(typ)です。出力電圧は(VREFH1/2/3/4 VREFL1/2/3/4)の電圧に比例します。

DAC1：AOUT (typ.@0dB) = (AOUT+) (AOUT) = 2.8Vpp (VREFH1 VREFL1)/5




Note 14. Load Resistanceについては、AC負荷（DCカット用コンデンサ有）に対して2 kΩ (min)です。

DCカット用コンデンサ無の場合、グラウンドに対して3.5 kΩ (min)です。(Figure 75)を参照して

下さい。Load Capacitanceについてはグラウンドに対する値です。

アナログ出力は寄生容量に非常に敏感なため、可能な限り最初の抵抗をアナログ出力ピンの近

くに配置し、寄生容量が極力小さくなるように注意して下さい。

Note 15. パワーダウン時、外部クロック(MCLK, BICK, LRCK)を含む全てのデジタル入力をDVSSに固定

した場合の値です。

[AK4458]

014011794-J-01 2015/08

- 13 -

■ シャープロールオフ・フィルタ特性

シャープロールオフ・フィルタ特性（fs=44.1kHz）

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: Normal Speed Mode: DEM=OFF: SLOW bit = “0”,

SD bit=“0”)

Parameter Symbol Min. Typ. Max. Unit

Digital Filter

Pass band (Note 16) 0.05dB PB 0 20.0 kHz

3.0dB PB 21.5 kHz

Pass band Ripple (Note 17) PR -0.0032 0.0032 dB

Stop band (Note 16) SB 24.1 kHz

Stop band Attenuation (Note 19) SA 80 dB

Group Delay (Note 18) GD - 26.8 - 1/fs

Frequency Response (Note 19) 0.07dB - 0 20.0 kHz

Digital Filter + SCF (Note 19)

Frequency Response: 0 20.0kHz -0.2 0.1 dB

シャープロールオフ・フィルタ特性（fs=96kHz）

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: Double Speed Mode: DEM=OFF: SLOW bit = “0”,

SD bit=“0”)


Digital Filter


3.0dB PB 46.8 kHz


Stop band (Note 16) SB 52.5 0 43.5






シャープロールオフ・フィルタ特性（fs=192kHz）

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: Quad Speed Mode: DEM=OFF: SLOW bit = “0”,

SD bit=“0”)


Digital Filter


3.0dB PB 93.6 kHz


Stop band (Note 16) SB 105 kHz





Frequency Response: 0 80.0kHz -1 0.1 dB

Note 16. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、

PB = 0.4535 fs、SB = 0.546 fsです。

Note 17. Interpolatorの初段2倍オーバーサンプリングフィルタのパスバンド帯域内のゲインの振幅です。

Note 18. ディジタルフィルタによる演算遅延で、16/20/24/32ビットのインパルスデータが入力レジスタ

にセットされてからアナログ信号のピークが出力されるまでの時間です。

Note 19. 入力に1kHz、0dBのsine波を与えたときの出力レベルを0dBとします。

＊ディジタルフィルタについてはシミュレーション結果を参考値として記載したものです。

[AK4458]

014011794-J-01 2015/08

- 14 -

■ スローロールオフ・フィルタ特性

スローロールオフ・フィルタ特性（fs=44.1kHz）


SD bit=“0”)


Digital Filter


3.0dB PB 18.2 kHz


Stop band (Note 20) SB 39.2






スローロールオフ・フィルタ特性（fs=96kHz）


SD bit=“0”)


Digital Filter

Pass band (Note 20)

0.05dB PB 0 17.7 kHz

3.0dB PB 39.5 kHz


Stop band (Note 20) SB 85.3



Frequency Response (Note 19) 0.05dB PB 0 17.7 kHz



スローロールオフ・フィルタ特性（fs=192kHz）


SD bit=“0”)


Digital Filter


3.0dB PB 79.0 kHz





Frequency Response (Note 19) 0.05dB PB 0 35.5 kHz



Note 20. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、

PB = 0.185 fs、SB = 0.888 fsです。

[AK4458]

014011794-J-01 2015/08

- 15 -

■ ショートディレイシャープロールオフフィルタ特性

ショートディレイシャープロールオフフィルタ特性（fs=44.1kHz）


SD bit=“1”)


Digital Filter


3.0dB PB 21.5 kHz








ショートディレイシャープロールオフフィルタ特性（fs=96kHz）


SD bit=“1”)


Digital Filter


3.0dB PB 46.8 kHz


Stop band (Note 16) SB 52.5 0 43.5






ショートディレイシャープロールオフフィルタ特性（fs=192kHz）


SD bit=“1”)


Digital Filter


3.0dB PB 93.6 kHz








[AK4458]

014011794-J-01 2015/08

- 16 -

■ ショートディレイスローロールオフフィルタ特性

ショートディレイスローロールオフフィルタ特性（fs=44.1kHz）


SD bit=“1”)


Digital Filter


3.0dB PB 19.4 kHz








ショートディレイスローロールオフフィルタ特性（fs=96kHz）


SD bit=“1”)


Digital Filter


3.0dB PB 42.1 kHz


Stop band (Note 21) SB 83.0 43.5






ショートディレイスローロールオフフィルタ特性（fs=192kHz）


SD bit=“1”)


Digital Filter


3.0dB PB 84.3 kHz








Note 21. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、

PB = 0.252 fs、SB = 0.864 fsです。

[AK4458]

014011794-J-01 2015/08

- 17 -

■ DSDモード特性

(1) DSDF bit= “0”の場合

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: fs=44.1kHz: D/P bit= “1”, DSDF bit= “0”)


Digital Filter Response

Frequency Response

(Note 23)

DSDSEL[1:0]

“00”

20kHz

50kHz

100kHz

-0.8

-5.5

-19.9

dB

“01”

40kHz

200kHz

400kHz

-0.8

-5.5

-19.9

dB

“10”

80kHz

400kHz

800kHz

-0.8

-5.5

-19.9

dB

(2) DSDF bit= “1”の場合

(Ta=-40 105C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: fs=44.1kHz: D/P bit=“1”, DSDF bit= “1”)


Digital Filter Response

Frequency Response

(Note 23)

DSDSEL[1:0]

“00”

20kHz

100kHz

200kHz

-0.2

-6.3

-23.7

dB

“01”

40kHz

200kHz

400kHz

-0.2

-6.3

-23.7

dB

“10”

80kHz

400kHz

800kHz

-0.2

-6.3

-23.7

dB

Note 22. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ

25% ~ 75%を越えることは推奨されていません。

Note 23. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。

※ディジタルフィルタについてはシミュレーション結果を参考値として記載したものです。

■ DC特性

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V)


TVDD=1.7 3.0V

High-Level Input Voltage

Low-Level Input Voltage

VIH

VIL

80%TVDD

-

-

-

-

20%TVDD

V

V

TVDD=3.0V 3.6V

High-Level Input Voltage

Low-Level Input Voltage

VIH

VIL

70%TVDD

-

-

-

-

30%TVDD

V

V

High-Level Output Voltage

(TDMO0/1, DZF pins: Iout=-100µA)

Low-Level Output Voltage

(excpt SDA pin : Iout= 100µA)

(SDA pin, 2.0V TVDD 3.6V: Iout= 3mA)

(SDA pin, 1.7V TVDD 2.0V: Iout= 3mA)

VOH

VOL

VOL

VOL

TVDD0.5

-

-

-

-

-

-

-

0.5

0.4

20%TVDD

V

V

V

V

Input Leakage Current Iin - - 10 A

[AK4458]

014011794-J-01 2015/08

- 18 -

■ スイッチング特性

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V, CL=20pF)


Master Clock Timing

Frequency

Duty Cycle Minimum Pulse Width

fCLK

dCLK tCLKH

tCLKL

2.048

40

9.155

9.155

49.152

60

MHz

%

ns

ns

LRCK Frequency (Note 24)

Normal Mode (TDM1-0 bits = “00”) Normal Speed Mode

Double Speed Mode

Quad Speed Mode

Oct speed mode

Hex speed mode

Duty Cycle

fsn

fsd

fsq

fso

fsh

Duty

8

54

108

45

384

768

54

108

216

55

kHz

kHz

kHz

kHz

kHz

%

TDM128 mode (TDM1-0 bits = “01”) Normal Speed Mode

Double Speed Mode

Quad Speed Mode

High time

Low time

fsn

fsd

fsq

tLRH

tLRL

8

54

108

1/128fs

1/128fs

54

108

216

kHz

kHz

kHz

nsec

ns

TDM256 mode (TDM1-0 bits = “10”) Normal Speed Mode High time

Double Speed Mode

High time

Low time

fsn

fsd

tLRH

tLRL

8

54

1/256fs

1/256fs

54

108

kHz

kHz

nsec

nsec

TDM512 mode (TDM1-0 bits = “11”) Normal Speed Mode

High time

Low time

fsn

tLRH

tLRL

8

1/512fs

1/512fs

54

kHz

nsec

nsec

PCM Audio Interface Timing

Normal Mode (TDM1-0 bits = “00”) BICK Period

Normal Speed Mode

Double Speed Mode

Quad Speed Mode

Oct speed mode

Hex speed mode

BICK Pulse Width Low

BICK Pulse Width High

BICK “” to LRCK Edge (Note 25)

LRCK Edge to BICK “” (Note 25)

SDTI1/2/3/4 Hold Time

SDTI1/2/3/4 Setup Time

tBCK

tBCK

tBCK

tBCK

tBCK

tBCKL

tBCKH

tBLR

tLRB

tSDH

tSDS

1/256fsn

1/128fsd

1/64fsq

1/64fso

1/64fsh

9

9

5

5

5

5

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

[AK4458]

014011794-J-01 2015/08

- 19 -


TDM128 mode (TDM1-0 bits = “01”) BICK Period

Normal Speed Mode

Double Speed Mode

Quad Speed Mode





SDTI1/2 Hold Time

SDTI1/2 Setup Time

tBCK

tBCK

tBCK

tBCKL

tBCKH

tBLR

tLRB

tSDH

tSDS

1/128fsn

1/128fsd

1/128fsq

14

14

14

14

5

5

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec


Normal Speed Mode

Double Speed Mode (Note 26)





TDMO1/2 Setup time BICK “”

TDMO1/2 Hold time BICK “”(Note 28)

SDTI1/2 Hold Time

SDTI1/2 Setup Time

tBCK

tBCK

tBCKL

tBCKH

tBLR

tLRB

tBSS

tBSH

tSDH

tSDS

1/256fsn

1/256fsd

14

14

14

14

5

5

5

5

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec


Normal Speed Mode (Note 27)





TDMO1 Setup time BICK “”

TDMO1 Hold time BICK “” (Note 28)

SDTI1 Hold Time

SDTI1 Setup Time

tBCK

tBCKL

tBCKH

tBLR

tLRB

tBSS

tBSH

tSDH

tSDS

1/512fsn

14

14

14

14

5

5

5

5

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

[AK4458]

014011794-J-01 2015/08

- 20 -


DSD Audio Interface Timing

(64 mode, DSDSEL 1-0 bits = “00”)

DCLK Period

DCLK Pulse Width Low

DCLK Pulse Width High

DCLK Edge to DSDL/R (Note 29)

tDCK

tDCKL

tDCKH

tDDD

144

144

20

1/64fs

20

nsec

nsec

nsec

nsec


DCLK Period




tDCK

tDCKL

tDCKH

tDDD

72

72

10

1/128fs

10

nsec

nsec

nsec

nsec


DCLK Period




tDCK

tDCKL

tDCKH

tDDD

36

36

5

1/256fs

5

nsec

nsec

nsec

nsec

Note 24. 1152fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合はPDN pinまたはRSTN bit

でリセットして下さい。

Note 25. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。

Note 26. Daisy Chain Mode、TVDD < 3.0Vでは、fsd(max)= 96 kHzです。

Note 27. Daisy Chain Mode、TVDD < 3.0Vでは、fsn(max)= 48 kHzです。

Note 28. LDOE pin = “L”、TVDD > 2.6では、tBSH(min)= 4 nsecです。

Note 29. データ送信側に要求される値です。

DCKB= “0” （default）設定時は、DCLK “” からDSDL/Rのエッジまでの時間をtDDDと規定し、

DCKB= “1”設定時は、DCLK “↑”からDSDL/Rのエッジまでの時間をtDDDと規定します。

[AK4458]

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- 21 -

(Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V)


Control Interface Timing (3-wire Serial mode): CCLK Period

CCLK Pulse Width Low

Pulse Width High

CDTI Setup Time

CDTI Hold Time

CSN “H” Time

CSN “” to CCLK “”

CCLK “” to CSN “”

tCCK

tCCKL

tCCKH

tCDS

tCDH

tCSW

tCSS

tCSH

200

80

80

40

40

150

50

50

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

Control Interface Timing (I2C Bus mode):

SCL Clock Frequency

Bus Free Time Between Transmissions

Start Condition Hold Time (prior to first clock pulse)

Clock Low Time

Clock High Time

Setup Time for Repeated Start Condition

SDA Hold Time from SCL Falling (Note 30)

SDA Setup Time from SCL Rising

Rise Time of Both SDA and SCL Lines

Fall Time of Both SDA and SCL Lines

Setup Time for Stop Condition

Pulse Width of Spike Noise Suppressed by Input Filter

Capacitive load on bus

fSCL

tBUF

tHD:STA

tLOW

tHIGH

tSU:STA

tHD:DAT

tSU:DAT

tR

tF

tSU:STO

tSP

Cb

-

1.3

0.6

1.3

0.6

0.6

0

0.1

-

-

0.6

0

-

400

-

-

-

-

-

-

-

1.0

0.3

-

50

400

kHz

sec

sec

sec

sec

sec

sec

sec

sec

sec

sec

nsec

pF

Power-down & Reset Timing (Note 31)

PDN Accept Pulse Width

PDN Reject Pulse Width

tAPD

tRPD

150

30

nsec

nsec

Note 30. データは最低300nsec(SCLの立ち下がり時間) の間保持されなければなりません。

Note 31. 電源投入時はPDN pinを“L”から“H”にすることでリセットがかかります。

Note 32. I2C-busはNXP B.V.の商標です。

[AK4458]

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- 22 -

■ タイミング波形

Figure 2. Clock Timing

tLRB

LRCK

VIH BICK

VIL

TDMO 50%TVDD

tBSS

VIH

VIL

tBLR

tSDS

SDTI VIH

VIL

tSDH

tBSH

Figure 3. Audio Interface Timing (PCM Mode)

1/fCLK

tCLKL

VIH

tCLKH

MCLK VIL

dCLK=tCLKH x fCLK, tCLKL x fCLK

1/fs

VIH LRCK

VIL

tLRL tLRH Duty=tLRH x fs, tLRL x fs

tBCK

tBCKL

VIH

tBCKH

BICK VIL

VIH

VIL

dCLK=tCLKH x fCLK, tCLKL x fCLK

VIH

VIL

[AK4458]

014011794-J-01 2015/08

- 23 -

VIH DCLK

VIL

tDDD

VIH DSDL1-4 DSDR1-4

VIL

tDCKH tDCKL

tDCK

tDDD

VIH DSDL1-4 DSDR1-4

VIL

Figure 4. Audio Serial Interface Timing (DSD Normal Mode, DCKB bit = “0”)

VIH DCLK

VIL

tDDD

VIH DSDL1-4 DSDR1-4

VIL

tDCKH tDCKL

tDCK

tDDD

tDDD

VIH DSDL1-4 DSDR1-4

VIL

tDDD

Figure 5. Audio Serial Interface Timing (DSD Phase Modulation Mode, DCKB bit = “0”)

[AK4458]

014011794-J-01 2015/08

- 24 -

tCSS

CSN

VIHCCLK

VIL

VIHCDTI

VIL

VIH

VIL

C1 C0 R/W A4

tCCKL tCCKH

tCDS tCDH

Figure 6. WRITE Command Input Timing (3-wire Serial Mode)

CSN

VIHCCLK

VIL

VIHCDTI

VIL

VIH

VIL

D3 D2 D1 D0

tCSW

tCSH

Figure 7. WRITE Data Input Timing (3-wire Serial Mode)

[AK4458]

014011794-J-01 2015/08

- 25 -

tHIGH

SCL

SDA

VIH

tLOWtBUF

tHD:STA

tR tF

tHD:DAT tSU:DAT tSU:STA

Stop Start Start Stop

tSU:STO

VIL

VIH

VIL

tSP

Figure 8. I2C Bus Mode Timing

tAPD

tRPD

PDNVIL

tCSS

CSN

VIH CCLK

VIL

VIH CDTI

VIL

VIH

VIL

C1 C0 R/W A4

tAPD tCCKH

tCDS tCDH

Figure 9. Power-down & Reset Timing

[AK4458]

014011794-J-01 2015/08

- 26 -

9. 動作説明

■ D/A変換モード (PCM mode、DSD mode)

AK4458はPCMデータとDSDデータの両方をD/A変換することが可能です。DSD mode時は、DCLK, DSDL,

DSDRの各ピンからDSDデータを入力できます。PCM modeではBICK, LRCK, SDTIの各ピンからPCMデ

ータを入力します。モード切り替えはD/P bitで行います。D/P bitでPCM/DSD modeを切り替えた場合は

RSTN bitでリセットして下さい。切り替えには2 ~ 3/fs程度かかります。パラレルモード時はPCMデータ

のみに対応します。

D/P bit Interface

0 PCM

1 DSD

Table 1. PCM/DSD Mode Control

■ システムクロック

[1] PCM mode

AK4458に必要なクロックは、MCLK, BICK, LRCKです。MCLKとBICKおよびLRCKは同期する必要はあ

りますが位相を合わせる必要はありません。MCLKはインターポレーションフィルタと変調器に使用

されます。MCLK周波数を設定する方法は(Manual Setting Mode) とデバイス内部で自動設定する方法

(Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS bit= “0”)では、MCLK周波数は自動

設定されます(Table 2)。リセット解除時 (PDN pin = “↑”) はManual Setting Mode に設定されます。Auto

Setting Mode (ACKS bit= “1”) では、サンプリングスピードとMCLK周波数は自動検出され(Table 5)、内

部クロックは適切な周波数 (Table 6, Table 7) に自動設定されます。

[AK4458]

014011794-J-01 2015/08

- 27 -

1) Manual Setting Mode (ACKS bit = “0”)

MCLK周波数は自動設定されますが、DFS2-0 bitsでサンプリングスピードを設定します(Table 2)。各スピ

ードでのMCLK周波数は(Table 3, Table 4)で示される周波数を外部から供給して下さい。パワーダウン解

除時(PDN pin = “L” “H”)はManual Setting Modeに設定されます。DFS2-0 bitsを切り替えた場合はRSTN

bitでリセットして下さい。

DFS2 DFS1 DFS0 Sampling Rate (fs)

(default)

0 0 0 Normal Speed Mode 8kHz 54kHz

0 0 1 Double Speed Mode 54kHz 108kHz

0 1 0 Quad Speed Mode 120kHz 216kHz

0 1 1 Reserved (※)

1 0 0 Oct Speed Mode 384kHz

1 0 1 Hex Speed Mode 768kHz

1 1 0 Reserved (※384kHzにシフト)

1 1 1 Reserved (※768kHzにシフト)

Table 2. Sampling Speed (Manual Setting Mode)

LRCK MCLK(MHz) Sampling

Speed Fs 16fs 32fs 48fs 64fs 96fs 128fs

32.0kHz N/A N/A N/A N/A N/A N/A

Normal 44.1kHz N/A N/A N/A N/A N/A N/A


88.2kHz N/A N/A N/A N/A N/A N/A Double


176.4kHz N/A N/A N/A N/A N/A 22.5792 Quad

192.0kHz N/A N/A N/A N/A N/A 24.5760 Quad

384kHz N/A 12.288 18.432 24.576 36.864 49.152 Oct

768kHz 12.288 24.576 36.864 49.152 N/A N/A Hex

Table 3. System Clock Example (Manual Setting Mode)

LRCK MCLK(MHz) Samplin

g

Speed fs 192fs 256fs 384fs 512fs 768fs 1024fs 1152fs

32.0kHz N/A 8.1920 12.2880 16.3840 24.5760 36.8640 36.8640

Normal 44.1kHz N/A 11.2896 16.9344 22.5792 33.8688 N/A N/A

48.0kHz N/A 12.2880 18.4320 24.5760 36.8640 N/A N/A

88.2kHz N/A 22.5792 33.8688 45.1584 N/A N/A N/A Double

96.0kHz N/A 24.5760 36.8640 49.152 N/A N/A N/A

176.4kHz 33.8688 45.1584 N/A N/A N/A N/A N/A Quad

192.0kHz 36.8640 49.152 N/A N/A N/A N/A N/A Quad

384kHz N/A N/A N/A N/A N/A N/A N/A Oct

768kHz N/A N/A N/A N/A N/A N/A N/A Hex

Table 4. System Clock Example (Manual Setting Mode)

[AK4458]

014011794-J-01 2015/08

- 28 -

2) Auto Setting Mode (ACKS bit = “1”)

MCLK周波数とサンプリングスピードは自動検出(Table 5)されるため、DFS2-0 bitsの設定は不要です。各

スピードでのMCLK周波数は(Table 6,Table 7)で示される周波数を外部から供給して下さい。

MCLK Sampling Speed

1152fs Normal (fs32kHz)

512fs/256fs 768fs/384fs Normal

256fs 384fs Double

128fs 192fs Quad

64fs 96fs Oct

32fs 48fs Hex

Table 5. Sampling Speed (Auto Setting Mode)


Speed fs 32fs 48fs 64fs 96fs 128fs

32.0kHz N/A N/A N/A N/A N/A

Normal 44.1kHz N/A N/A N/A N/A N/A


88.2kHz N/A N/A N/A N/A N/A Double


176.4kHz N/A N/A N/A N/A 22.5792 Quad

192.0kHz N/A N/A N/A N/A 24.5760 Quad

384kHz N/A N/A 24.576 36.864 N/A Oct

768kHz 24.576 36.864 N/A N/A N/A Hex

Table 6. System Clock Example (Auto Setting Mode)


Speed fs 192fs 256fs 384fs 512fs 768fs 1152fs

32.0kHz N/A 8.1920 12.2880 16.3840 24.5760 36.8640

Normal 44.1kHz N/A 11.2896 16.9344 22.5792 33.8688 N/A

48.0kHz N/A 12.2880 18.4320 24.5760 36.8640 N/A

88.2kHz N/A 22.5792 33.8688 N/A N/A N/A Double

96.0kHz N/A 24.5760 36.8640 N/A N/A N/A

176.4kHz 33.8688 N/A N/A N/A N/A N/A Quad

192.0kHz 36.8640 N/A N/A N/A N/A N/A Quad

384kHz N/A N/A N/A N/A N/A N/A Oct

768kHz N/A N/A N/A N/A N/A N/A Hex

Table 7. System Clock Example (Auto Setting Mode)

MCLK= 256fs/384fsのとき、Auto Setting mode は8kHz~96kHz のサンプリングレートまで対応します

(Table 8)。但し、8kHz~48kHzのサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、

MCLK= 512fs/768fsの時に比べて3dB程度劣化します。

ACKS pin MCLK DR,S/N

L 256fs/384fs/512fs/768fs 115dB

H 256fs/384fs 112dB

H 512fs/768fs 115dB

Table 8. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz)

[AK4458]

014011794-J-01 2015/08

- 29 -

[2] DSD mode (Serial Control mode only)

AK4458はDSDを再生する機能があります。DSD modeで必要なクロックは、MCLK, DCLKです。MCLK

とDCLKは同期する必要はありますが位相を合わせる必要はありません。MCLK周波数はDCKS bitで設

定します。(Table 9)

電源ON等のリセット解除時(PDN pin = “L” “H”, RSTN bit = “0” → “1”)はMCLKとDCLKが入力され

るまでパワーダウン状態です。

DCKS bit MCLK Frequency DCLK Frequency

0 512fs 64fs/128fs/256fs (default)

1 768fs 64fs/128fs/256fs

Table 9. System Clock (DSD Mode)

AK4458はDSDデータストリームの64fsと128fsと256fsに対応します(fs=32kHz,44.1kHz, 48kHz)。設定は

DSDSEL1-0 bitsで行います(Table 10)。

DSDSEL1 DSDSEL0 DSD data stream

fs=32kHz fs=44.1kHz fs=48kHz

0 0 2.048MHz 2.8224MHz 3.072MHz (default)

0 1 4.096MHz 5.6448MHz 6.144MHz

1 0 8.192MHz 11.2896MHz 12.288MHz

1 1 Reserved Reserved Reserved

Table 10. DSD Data Stream Select

AK4458はDSDを再生する際に、DSDD bitでモードを選択できます (Table 11)。DSDD bit= “1”の場合は出

力ボリューム機能が使用できず、Cut Off Filterは100kHz固定になります。

DSDD bit Mode

0 Full Function (default)

1 Volume Bypass

Table 11. DSD play mode select

DSD modeはDSDF bitでフィルタ特性を50kHzから100kHzに切り替えることができます。(Table 12)

DSDF bit Cut Off Filter

0 50kHz (default)

1 100kHz

Table 12. DSD filter select

[AK4458]

014011794-J-01 2015/08

- 30 -

■ オーディオインタフェースフォーマット

AK4458に入力されるデジタル信号はPCMとDSDの両方のフォーマットに対応しています。

モードの切り替えはピン(TDM1-0 pins, DIF pin, DCHAIN pin)及びレジスタ(TDM1-0 bits, DIF2-0 bits,

SDS2-0 bits, DCHAIN bit)にて設定可能ですが、動作中には切り替えないでください。Mode Settingを切り

替えた時はRSTN bitでリセットしてください。

[1] PCM mode

Normal Mode（TDM1-0 bits= “00”）

オーディオデータはBICKとLRCKを使ってSDTI1-4から8ch分のデータが入力されます。データはSDS2-0

bitsで選択可能です。8種類のデータフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードとも

MSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。Mode

2を16ビット、20ビットで使用する場合、また、Mode 6を16ビット、20ビット、24ビットで使用する場

合はデータのないLSBには “0”を入力して下さい。

TDM128 Mode（TDM1-0 bits= “01”）

オーディオデータはBICKとLRCKを使ってSDTI1-2から8ch分のデータが入力されます。データはSDS2-0

bitsで選択可能です。SDTI3-4への入力データは無視されます。BICKは128fs固定です。6種類のデータフ

ォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメント

のデータフォーマットでBICKの立ち上がりで取り込みます。

TDM256 Mode（TDM1-0 bits= “10”）

オーディオデータはBICKとLRCKを使ってSDTI1-2から16ch分のデータが入力されます。データは

SDS2-0 bitsで選択可能です。SDTI3-4への入力データは無視されます。BICKは256fs固定です。6種類の

データフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプ

リメントのデータフォーマットでBICKの立ち上がりで取り込みます。

TDM512 Mode（TDM1-0 bit= “11”）

オーディオデータはBICKとLRCKを使ってSDTI1から16ch分のデータが入力されます。データはSDS2-0

bitsで選択可能です。SDTI2-4への入力データは無視されます。BICKは512fs固定です。6種類のデータフ

ォーマット(Table 13)が及びDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメ

ントのデータフォーマットでBICKの立ち上がりで取り込みます。

[AK4458]

014011794-J-01 2015/08

- 31 -

Mode TDM1 TDM0 DIF2 DIF1 DIF0 SDTI Format LRCK BICK

Normal

(Note 33)

0

0 0

0 0 0 16-bit 後詰め H/L 32fs

1 0 0 1 20-bit 後詰め H/L 40fs

2 0 1 0 24-bit 前詰め H/L 48fs

3 0 1 1 16-bit I

2S 互換 L/H 32fs

24-bit I2S 互換 L/H 48fs

4 1 0 0 24-bit 後詰め H/L 48fs

5 1 0 1 32-bit 後詰め H/L 64fs

6 1 1 0 32-bit 前詰め H/L 64fs

7 1 1 1 32-bit I2S 互換 L/H 64fs

TDM128

-

0 1

0 0 0 N/A 128fs

- 0 0 1 N/A 128fs

8 0 1 0 24-bit 前詰め 128fs

9 0 1 1 24-bit I2S 互換 128fs

10 1 0 0 24-bit 後詰め 128fs

11 1 0 1 32-bit 後詰め 128fs

12 1 1 0 32-bit 前詰め 128fs

13 1 1 1 32-bit I2S 互換 128fs

TDM256

-

1 0

0 0 0 N/A 256fs

- 0 0 1 N/A 256fs

14 0 1 0 24-bit 前詰め 256fs

15 0 1 1 24-bit I2S 互換 256fs

16 1 0 0 24-bit 後詰め 256fs

17 1 0 1 32-bit 後詰め 256fs

18 1 1 0 32-bit 前詰め 256fs

19 1 1 1 32-bit I2S 互換 256fs

TDM512

-

1 1

0 0 0 N/A 512fs

- 0 0 1 N/A 512fs

20 0 1 0 24-bit 前詰め 512fs

21 0 1 1 24-bit I2S 互換 512fs

22 1 0 0 24-bit 後詰め 512fs

23 1 0 1 32-bit 後詰め 512fs

24 1 1 0 32-bit 前詰め 512fs

25 1 1 1 32-bit I2S 互換 512fs

Table 13. オーディオデータフォーマット

(網掛けは仕様外)

Note 33.各chに対して、設定したbit以上のBICKを入力してください。

[AK4458]

014011794-J-01 2015/08

- 32 -

SDTI1-4

BICK

LRCK

SDTI1-4 15 14 6 5 4

BICK

0 1 10 11 12 13 14 15 0 1 10 11 12 13 14 15 0 1

3 2 1 0 15 14

(32fs)

(64fs)

0 14 1 15 16 17 31 0 1 14 15 16 17 31 0 1

15 14 0 15 14 0 Mode 0

Don’t care Don’t care

15:MSB, 0:LSB

Mode 0

15 14 6 5 4 3 2 1 0

Lch Data Rch Data Figure 10. Mode 0 Timing

SDTI1-4

LRCK

BICK

(64fs)

0 9 1 10 11 12 31 0 1 9 10 11 12 31 0 1

19 0 19 0 Mode 1

Don’t care Don’t care

19:MSB, 0:LSB

SDTI1-4 Mode 4

23:MSB, 0:LSB

20 19 0 20 19 0 Don’t care Don’t care 22 21 22 21

Lch Data Rch Data

8

23 23

8

Figure 11. Mode 1/4 Timing

LRCK

BICK

(64fs)

SDTI1-4

0 22 1 2 24 31 0 1 31 0 1

23:MSB, 0:LSB

22 1 0 Don’t care 23

Lch Data Rch Data

23 30 22 2 24 23 30

22 1 0 Don’t care 23 22 23

Figure 12. Mode 2 Timing

[AK4458]

014011794-J-01 2015/08

- 33 -

LRCK

BICK

(64fs)

SDTI1-4

0 3 1 2 24 31 0 1 31 0 1

23:MSB, 0:LSB

22 1 0 Don’t care 23

Lch Data Rch Data

23 25 3 2 24 23 25

22 1 0 Don’t care 23 23


LRCK

BICK

(64fs)

SDTI1-4

0 22 1 2 24 31 0 1 31 0 1

32:MSB, 0:LSB

30 1 0 31

Lch Data Rch Data

23 30 22 2 24 23 30

30 1 0 31 30 31

Mode 5,6


LRCK

BICK

(64fs)

SDTI1-4

0 3 1 2 24 31 0 1 31 0 1

32:MSB, 0:LSB

30 1 0 31

Lch Data Rch Data

23 25 3 2 24 23 25

30 1 0 31 30 31


[AK4458]

014011794-J-01 2015/08

- 34 -

LRCK

BICK(128fs)

128 BICK

L1

32 BICK

R1

32 BICK

L2

32 BICK

R2

32 BICK

SDTI1-2 22 0 22 0 22 0 22 0 23 23 23 23 22 23

Mode8

SDTI1-2 30 0 30 0 30

2

0 30 0 31 31 31 31 30 31

Mode11,12

Figure 16. Mode 8/11/12 Timing

LRCK

BICK(128fs)

128 BICK

L1

32 BICK

R1

32 BICK

L2

32 BICK

R2

32 BICK

SDTI1-2 22 0 22 0 22 0 22 0 23 23 23 23 23

SDTI1-2

Mode9

Mode13

30 0 30 0 30

2

0 30 0 31 31 31 31 30 31


LRCK

BICK(128fs)

128 BICK

L1

32 BICK

R1

32 BICK

L2

32 BICK

R2

32 BICK

SDTI1-2 22 0 22 0 22 0 22 0 23 23 23 23 23


[AK4458]

014011794-J-01 2015/08

- 35 -

23

LRCK

BICK (256fs)

22 0

L1

32 BICK

256 BICK

22 0

R1

32 BICK

22 23 23 22 0

L2

32 BICK

22 0

R2

32 BICK

23 23 SDTI1

31 30 0 30 31 31 30 0 31 30 0 31 30 0 SDTI1

Mode14

Mode17,18

23 22 0

L3

32 BICK

22 0

R3

32 BICK

23 22 0

L4

32 BICK

22 0

R4

32 BICK

23 23

31 30 0 31 30 0 31 30 0 31 30 0


LRCK

BICK (256fs)

23 0

L1

32 BICK

256 BICK

23 0

R1

32 BICK

23 23 0

L2

32 BICK

23 0

R2

32 BICK

SDTI1 Mode15

31 0 31 30 31 0 30 31 0 30 31 0 30 SDTI1 Mode19

23 0

L3

32 BICK

23 0

R3

32 BICK

23 0

L4

32 BICK

23 0

R4

32 BICK

31 0 30 31 0 30 31 0 30 31 0 30


LRCK

BICK(256fs)

SDTI1

256 BICK

22 0

L1

32 BICK

22 0

R1

32 BICK

22 0

L2

32 BICK

22 0

R2

32 BICK

23 23 23 23 23 22 0

L3

32 BICK

22 0

R3

32 BICK

22 0

L4

32 BICK

22 0

R4

32 BICK

23 23 23 23


[AK4458]

014011794-J-01 2015/08

- 36 -

BICK(512fs)

SDTI1

Mode8

LRCK

512BICK

22

0 23

22

0 23

22

0 23

22

0 23

22

2

0 23 22

0 23

22

0 23

22 0 23

SDTI1

Mode11,12 L1 32 BICK

R1 32 BICK

L2 32 BICK

R2 32 BICK

L3 32 BICK

R3 32 BICK

L4 32 BICK

R4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK

22 0 31

23

22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 31


BICK(512fs)

SDTI1

Mode21

LRCK

512BICK

22

0 23

22

0 23

22

0 23

22

0 23

22

2

0 23 22

0 23

22

0 23

22 0 23

SDTI1

Mode25 L1 32 BICK

R1 32 BICK

L2 32 BICK

R2 32 BICK

L3 32 BICK

R3 32 BICK

L4 32 BICK


22 0 31

23

22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 31


BICK(512fs)

SDTI1

Mode22

LRCK

512BICK

22

0 23

22

0 23

22

0 23

22

0 23

22

2

0 23 22

0 23

22

0 23

22 0 23

L1 32 BICK

R1 32 BICK

L2 32 BICK

R2 32 BICK

L3 32 BICK

R3 32 BICK

L4 32 BICK


23


[AK4458]

014011794-J-01 2015/08

- 37 -

[1]-1. データセレクト

AK4458はSDS2-0 bitsで各DACの再生するデータを選択できます。

PCMオーディオデータ(SDTI1-4)の1周期分Slotを下記のように定義します。

LRCK

SDTI1 R1 L1

SDTI2 R2 L2

SDTI3 R3 L3

SDTI4 R4 L4

Figure 25. Data Slot in Normal Mode

SDTI1 R1 L1

SDTI2

LRCK

128 BICK

R2 L2

R3 L3 R4 L4

Figure 26. Data Slot in TDM128 Mode

SDTI1 R1 L1

LRCK

256 BICK

R2 L2 R3 L3 R4 L4

SDTI2 R5 L5 R6 L6 R7 L7 R8 L8


SDTI1 R1 L1

LRCK

512 BICK

R2 L2 R3 L3 R4 L4 R5 R6 L6 R7 L7 R8 L8 L5


[AK4458]

014011794-J-01 2015/08

- 38 -

SDS2 SDS1 SDS0 DAC1 DAC2 DAC3 DAC4

Lch Rch Lch Rch Lch Rch Lch Rch

Normal

* 0 0 L1 R1 L2 R2 L3 R3 L4 R4

* 0 1 L2 R2 L3 R3 L4 R4 L1 R1

* 1 0 L3 R3 L4 R4 L1 R1 L2 R2

* 1 1 L4 R4 L1 R1 L2 R2 L3 R3

TDM128

* 0 0 L1 R1 L2 R2 L3 R3 L4 R4

* 0 1 L2 R2 L3 R3 L4 R4 L1 R1

* 1 0 L3 R3 L4 R4 L1 R1 L2 R2

* 1 1 L4 R4 L1 R1 L2 R2 L3 R3

TDM256

0 0 0 L1 R1 L2 R2 L3 R3 L4 R4

0 0 1 L2 R2 L3 R3 L4 R4 L5 R5

0 1 0 L3 R3 L4 R4 L5 R5 L6 R6

0 1 1 L4 R4 L5 R5 L6 R6 L7 R7

1 0 0 L5 R5 L6 R6 L7 R7 L8 R8

1 0 1 L6 R6 L7 R7 L8 R8 L1 R1

1 1 0 L7 R7 L8 R8 L1 R1 L2 R2

1 1 1 L8 R8 L1 R1 L2 R2 L3 R3

TDM512

0 0 0 L1 R1 L2 R2 L3 R3 L4 R4

0 0 1 L2 R2 L3 R3 L4 R4 L5 R5

0 1 0 L3 R3 L4 R4 L5 R5 L6 R6

0 1 1 L4 R4 L5 R5 L6 R6 L7 R7

1 0 0 L5 R5 L6 R6 L7 R7 L8 R8

1 0 1 L6 R6 L7 R7 L8 R8 L1 R1

1 1 0 L7 R7 L8 R8 L1 R1 L2 R2

1 1 1 L8 R8 L1 R1 L2 R2 L3 R3

(*: Do not care)

Table 14. Data Select

[AK4458]

014011794-J-01 2015/08

- 39 -

[1]-2. Daisy Chain

複数のAK4458をDaisy Chain接続することができます。Daisy Chainのモード設定はDCHAIN bitまたは

DCHAIN pinにより設定できます(Table 15)。Daisy ChainはTDM512/256 mode に対応しています。Daisy

Chain modeではSDS2-0 bitsの設定は無効になります。

DCHAIN bit

DCHAIN pin Mode TDMO1/2

0 Normal 入力(SDTI3/4) (default)

1 Daisy Chain 出力(TDMO1/2)

Table 15 Daisy Chain Control

1) TDM512 mode

(Figure 29)はTDM512 mode (TDM1-0 bits= “11” ) Daisy Chain構成例です。DSPからSecond AK4458のSDTI1

に16chのデータを入力し、Second AK4458のTDMO1をFirst AK4458のSDTI1に接続します。TDM512モー

ドでは、TDMO2は “L”出力です。

(Figure 30)はTDM512 mode Daisy Chainのデータ入出力例です。Second AK4458はSDTI1のL5-8,R5-8のデ

ータをDACの入力とし、8ch分シフトしたデータをTDMO1から出力します。First AK4458はL1-4,R1-4の

データをDACの入力とします。First AK4458とSecond AK4458のDIF2-0 bitsは同じ設定にする必要があり

ます。

First

AK4458

Second

AK4458 DSP

SDTI1 TDMO1 SDTI1 TDMO1


DVSS

Figure 29. Daisy Chain (TDM512 Mode) 2個接続時

SDTI1(DSP) R1 L1

LRCK

512 BICK

R2 L2 R3 L3 R4 L4 R5 R6 L6 R7 L7 R8 L8 L5

TDMO1(Second)

Second AK4458

First AK4458

R1 R2 L2 R3 L3 R4 L4 L1


[AK4458]

014011794-J-01 2015/08

- 40 -

Figure 31, Figure 32のように、合計チャネルが16chを超えるデバイスを接続した場合には、16hを超えた

chのデータはDSPから出力された16chの信号のうち最後のデータから順に同じ信号が出力されます。

Second

AK4458

Third

AK4458 DSP



DVSS

First

AK4458

SDTI1 TDMO1

SDTI2 TDMO2


SDTI1(DSP)

LRCK

512 BICK

TDMO1(Third)

Third AK4458

TDMO1(Second) R5 R6 L6 R7 L7 R8 L8 L5

First AK4458

R1 R2 L2 R3 L3 R4 L4 L1

Second AK4458

R5 R6 L6 R7 L7 R8 L8 L5

R1 L1 R2 L2 R3 L3 R4 L4 R5 R6 L6 R7 L7 R8 L8 L5


[AK4458]

014011794-J-01 2015/08

- 41 -

2) TDM256 mode

(Figure 33)はTDM256 mode (TDM1-0 bits = “10”) Daisy Chain構成例です。DSPからSecond AK4458の

SDTI1/2に16chのデータを入力し、Second AK4458のTDMO1/2をFirst AK4458のSDTI1/2に接続します。

(Figure 34)はTDM512 mode Daisy Chainのデータ入出力例です。Second AK4458はSDTI1のL3-4, R3-4およ

びSDTI2のL7-8, R7-8のデータをDACの入力とし、4ch分シフトしたデータをTDMO1/2から出力します。

First AK4458はSDTI1のL1-2, R1-2およびSDTI2のL5-6, R5-6のデータをDACの入力とします。First AK4458

とSecond AK4458のDIF2-0 bitsは同じ設定にする必要があります。

First

AK4458

Second

AK4458 DSP



Figure 33. Daisy Chain (TDM256 Mode)

SDTI1 R1 L1

LRCK

256 BICK

R2 L2 R3 L3 R4 L4

TDMO1 R1 L1 R2 L2

Second AK4458

First AK4458

SDTI2 R5 L5 R6 L6 R7 L7 R8 L8

TDMO2 R5 L5 R6 L6

Second AK4458

First AK4458

Figure 34. Daisy Chain(TDM256 Mode)

Note 34. 合計チャネルが16chを超えるデバイスを接続した場合には、16chを超えたchのデータはDSPか

ら出力された16chの信号のうち最後のデータから順に同じ信号が出力されます。

[AK4458]

014011794-J-01 2015/08

- 42 -

[2] DSD mode

オーディオデータはDCLKを使ってDSDL1-4及びDSDR1-4から8ch分のデータが入力されます。DSDデー

タはNormal mode (Figure 35)とPhase Modulation mode (Figure 36)の両方に対応しています。入力されたデ

ータはDCKB bitで設定されるDCLKの立ち上がり、もしくは立ち下がりで取り込みます。

DCLK周波数はDSDSEL1-0 bitsで64fs, 128fs, 256fsと可変です。

DCLK (DCKB bit=”0”)

DSDL,DSDR D1 D0 D2 D3

Figure 35. DSD Mode Timing (Normal mode時)

DCLK (DCKB bit=”0”)

D0 D1 D2 D1 D2 D3 DSDL,DSDR

Figure 36. DSD Mode Timing (Phase Modulation mode時)

[AK4458]

014011794-J-01 2015/08

- 43 -

■ D/A変換モード(PCM mode、DSD mode)切り替えタイミング

RSTN bit

D/A Data

D/A Mode

5/fs

0

PCM Data DSD Data

PCM Mode DSD Mode

Figure 37. D/A Mode Switching Timing (PCM to DSD)

RSTN bit

D/A Data

D/A Mode

5/fs

DSD Data PCM Data

DSD Mode PCM Mode

Figure 38. D/A Mode Switching Timing (DSD to PCM)

Note 35. DSD mode時は25%から75%デューティを信号レンジとします。SACDフォーマットブック

(Scarlet Book)では、DSD信号のピークレベルがこのデューティを越えることは推奨されて

いません。

[AK4458]

014011794-J-01 2015/08

- 44 -

■ Digital Filter（PCM mode）

AK4458ではSD bit, SLOW bit, SSLOW bitで5種類のディジタルフィルタを設定できます。それぞれ好みの

音質で音楽再生が可能です。

SSLOW SD bit SLOW bit Mode

0 0 0 Sharp Roll-Off Filter

0 0 1 Slow Roll-Off Filter

0 1 0 Short delay Sharp Roll-Off Filter (default)

0 1 1 Short delay Slow Roll-Off Filter

1 * * Super Slow Roll-Off Filter

(*: don’t care)

Table 16. Digital Filter Setting

SSLOW bit = “1”のとき、最も周波数特性の緩い設定となります。

■ ディエンファシスフィルタ（PCM mode）

IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15s特性)を内

蔵しており、DEM11-0/DEM21-0/DEM31-0/DEM41-0 bits(DEM bit)で選択できます。

DAC1/2/3/4のディエンファシスフィルタモードをDEM bitで個別に設定できます。このモードはPCM

Normal Speed Modeのみ有効です。

DEM11/

DEM21/

DEM31/

DEM41

DEM10/

DEM20/

DEM30/

DEM40

Mode

0 0 44.1kHz

0 1 OFF (default)

1 0 48kHz

1 1 32kHz

Table 17 De-emphasis Control

[AK4458]

014011794-J-01 2015/08

- 45 -

■ 出力ボリューム（PCM mode、DSD mode）

AK4458はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(ATT)を内

蔵しています。このボリュームはDACの前段にあり、入力データを0dBから127dBまでアテネーション、

またはミュートします。設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発

生しません。

ATT7-0bits

(register 0A-11H) Attenuation Level

FFH +0dB (default)

FEH -0.5dB

FDH -1.0dB

: :

: :

02H -126.5dB

01H -127.0dB

00H MUTE (-∞)

Table 18. Attenuation level of Digital Attenuator

ディジタルボリュームの遷移時間はATS1-0 bitsで設定します(Table 19)。 Mode0-4の設定値間の遷移はソ

フト遷移です。したがって、遷移中にスイッチングノイズは発生しません。PCM modeとDSD modeを切

り替えてもレジスタ設定値は保持されます。

Mode ATS1 ATS0 ATT speed

(default) 0 0 0 4080/fs

1 0 1 2040/fs

2 1 0 510/fs

3 1 1 255/fs

Table 19. Transition Time between Set Values of ATT7-0 bits

Mode0の場合、ATT設定間の遷移は4080レベルでソフト遷移します。FFH(0dB)から00H(MUTE)までには

4080/fs(92.5ms@fs=44.1kHz)かかります。PDN pinを “L” にすると、ATT7-0 bitsはFFHに初期化されます。

リセット期間中にディジタルボリュームを変更した場合、リセット解除後に設定値になります。リセッ

ト解除後5/fsの間にディジタルボリュームを変更した場合、ソフト遷移せず即座に設定値になります。

DSD modeの場合、ATT7-0 bits= “02H”, “01H”もMUTEになります。

[AK4458]

014011794-J-01 2015/08

- 46 -

■ 帯域外ノイズ除去フィルタ（PCM mode、DSD mode）

AK4458は周波数特性の選択可能な帯域外ノイズ除去フィルタを内蔵しています。このフィルタは帯域

外ノイズを減衰し、スイッチングレギュレータ等の影響によるアナログ特性の劣化を防ぎます。FIR2-0

bitsにより、ノイズを減衰する周波数を設定することができます。DSD direct modeのみ、その他のモー

ドと異なるフィルタ特性となります(Table 20)。

FIR2-0

bits FIR filter

Mode

FIR filter

Except DSD direct mode DSD direct mode

000 0 1/4*[1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0] 1/2*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0] (default)

001 1 1/4*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1] 1/2*[0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0]

010 2 1/4*[1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1] 1/2*[0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0]

011 3 1/4*[1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1] 1/2*[0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0]

100 4 1/4*[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1] 1/2*[0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0]

101 5 1/4*[1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1] 1/2*[0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0]

110 6 1/4*[1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1] 1/2*[0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0]

111 7 1/4*[1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1] 1/2*[0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0]

Table 20. FIR Filter Setting

Figure 39. Mode0 FIR filter(Except DSD direct mode)

Figure 40. Mode1 FIR Filter (Except DSD direct mode)

[AK4458]

014011794-J-01 2015/08

- 47 -




[AK4458]

014011794-J-01 2015/08

- 48 -




[AK4458]

014011794-J-01 2015/08

- 49 -

Figure 47. Mode0 FIR filter(DSD direct mode)

Figure 48. Mode1 FIR Filter (DSD direct mode)


[AK4458]

014011794-J-01 2015/08

- 50 -




[AK4458]

014011794-J-01 2015/08

- 51 -



[AK4458]

014011794-J-01 2015/08

- 52 -

■ ゼロ検出機能（PCM mode、DSD mode）

ゼロ検出機能を有効にした場合、入力データにSMUTEとDATTの演算を施したデータが8192回連続して

“0”となると、DZF pinが “H”になります。ゼロ検出するチャネルは07H/08Hレジスタ(L1-4, R1-4 bit)で設

定可能です。その後、ゼロ検出するチャネルのデータが“0”でなくなるとDZF pinが“L”になります。RSTN

bitが“0”の場合、DZF pinは“H”になります。RSTN bitが“1”になった後、ゼロ検出するチャネルのデー

タが“0”でなくなるとDZF pinは4 5LRCK後に“L”になります。DZF pinの極性はDZFB bitで反転すること

が可能です(Table21)。全てのチャネルがDisableのとき、Not zeroとなります。DSDD bit=”1”のとき、ゼ

ロ検出機能は無効です。

DZFB bit Data DZF pin

0 Not zero L

Zero detect H

1 Not zero H

Zero detect L

Not zero: 07H/08Hレジスタ(L1-4, R1-4)の “1”に設定されたチャネルのいずれかがゼロ検出しない

Zero detect: 07H/08Hレジスタ(L1-4, R1-4)の “1”に設定されたチャネル全てがゼロ検出

Table 21. DZF Pin Function

■ LRチャネル出力信号選択機能（PCM mode、DSD mode）

L chとR chに出力される信号の組み合わせを選択する機能です。MONO1-4 bitsとSELLR1-4 bitsで

AOUTL1-4, AOUTR1-4それぞれの入力/出力の組み合わせを変更できます。また、INVL1-4, INVR1-4 bits

で入力に対する出力信号の位相を反転することができます。併せて使用することで、DAC1-4それぞれ

16通りの組み合わせを選択できます。この機能はすべてのオーディオフォーマットで使用できます。

MONO1 bit SELLR1 bit INVL1 bit INVR1 bit L1ch Out R1ch Out

0 0

0 0 L1ch In R1ch In

1 0 L1ch In Invert R1ch In

0 1 L1ch In R1ch In Invert

1 1 L1ch In Invert R1ch In Invert

0 1

0 0 R1ch In L1ch In

1 0 R1ch In Invert L1ch In

0 1 R1ch In L1ch In Invert

1 1 R1ch In Invert L1ch In Invert

1 0

0 0 L1ch In L1ch In

1 0 L1ch In Invert L1ch In

0 1 L1ch In L1ch In Invert

1 1 L1ch In Invert L1ch In Invert

1 1

0 0 R1ch In R1ch In

1 0 R1ch In Invert R1ch In

0 1 R1ch In R1ch In Invert

1 1 R1ch In Invert R1ch In Invert

Table 22 Output Select for DAC1

[AK4458]

014011794-J-01 2015/08

- 53 -

MONO2 bit SELLR2 bit INVL2 bit INVR2 bit L2ch Out R2ch Out

0 0

0 0 L2ch In R2ch In

1 0 L2ch In Invert R2ch In

0 1 L2ch In R2ch In Invert

1 1 L2ch In Invert R2ch In Invert

0 1

0 0 R2ch In L2ch In

1 0 R2ch In Invert L2ch In

0 1 R2ch In L2ch In Invert

1 1 R2ch In Invert L2ch In Invert

1 0

0 0 L2ch In L2ch In

1 0 L2ch In Invert L2ch In

0 1 L2ch In L2ch In Invert

1 1 L2ch In Invert L2ch In Invert

1 1

0 0 R2ch In R2ch In

1 0 R2ch In Invert R2ch In

0 1 R2ch In R2ch In Invert

1 1 R2ch In Invert R2ch In Invert

Table 23 Output Select for DAC2

MONO3 bit SELLR3 bit INVL3 bit INVR3 bit L3

(AOUTL3N, AOUTL3P pins) R3

(AOUTR3N, AOUTR3P pins)

0 0

0 0 L3 R3

1 0 L3 Invert R3

0 1 L3 R3 Invert

1 1 L3 Invert R3 Invert

0 1

0 0 R3 L3

1 0 R3 Invert L3

0 1 R3 L3 Invert

1 1 R3 Invert L3 Invert

1 0

0 0 L3 L3

1 0 L3 Invert L3

0 1 L3 L3 Invert

1 1 L3 Invert L3 Invert

1 1

0 0 R3 R3

1 0 R3 Invert R3

0 1 R3 R3 Invert

1 1 R3 Invert R3 Invert

Table 24. Output Select for DAC3

[AK4458]

014011794-J-01 2015/08

- 54 -

MONO4 bit SELLR4 bit INVL4 bit INVR4 bit L4

(AOUTL4N, AOUTL4P pins) R4

(AOUTR4N, AOUTR4P pins)

0 0

0 0 L4 R4

1 0 L4 Invert R4

0 1 L4 R4 Invert

1 1 L4 Invert R4 Invert

0 1

0 0 R4 L4

1 0 R4 Invert L4

0 1 R4 L4 Invert

1 1 R4 Invert L4 Invert

1 0

0 0 L4 L4

1 0 L4 Invert L4

0 1 L4 L4 Invert

1 1 L4 Invert L4 Invert

1 1

0 0 R4 R4

1 0 R4 Invert R4

0 1 R4 R4 Invert

1 1 R4 Invert R4 Invert

Table 25. Output Select for DAC4

■ 音質調整機能 (PCM mode、DSD mode)

AK4458は好みにより、SC1-0 bitsで音質をコントロールできます。

SC1 SC0 Sound Mode

0 0 1

(default)

0 1 2

1 0 3

1 1 Reserved

Table 26. Sound Quality Select Mode

[AK4458]

014011794-J-01 2015/08

- 55 -

■ DSD信号フルスケール (FS) 検出機能

AK4458は、DSD Mode時に各チャネルでフルスケールの信号を検出する機能を有します。

各チャネルの入力データDSDL1/2/3/4, DSDR1/2/3/4が2048回連続して“0”(-FS)or “1”(+FS)の場合、AK4458

はフルスケール検出状態となり、CPUレジスタDML1/2/3/4, DMR1/2/3/4に“1”を読み出します。またDDM

bit= “1”の時、フルスケール検出状態となると、出力はMute状態になります。DSDD bit = “0”の場合はソ

フト遷移しますが、DSDD bit = “1”の場合はソフト遷移しません。

DDM bit= “1”の時、フルスケール検出状態からの通常動作モードへの復帰は、DMC bitで制御します。

DMC bit= “0”の時、AK4458は通常信号が入力されると、自動復帰し通常動作モードに移行します。

DMC bit= “1”の時、AK4458にDMRE bit= “1”を書き込むことで通常動作モードに移行します(DMRE bit=

“1”であっても、書き込みされない場合は通常モードに移行しません)。

DSDD Mode 検出後の状態

0 Normal Path DSD Mute (default)

1 Volume Bypass PD

Table 27. DSD Mode とフルスケール検出後の状態(DDM bit= “0”)

DSD Error (DDR or DDLbit)

DSD Data DSD Data DSD Data (FS or -FS ) DSD Data

2048fs

AOUT

Figure 55. DSD FS 検出時のアナログ出力波形(DSDD bit= “1”の時)

DSD Error (DDR or DDLbit)

DSD Data DSD Data DSD Data (FS or -FS ) DSD Data

2048fs

AOUT

Figure 56. DSD FS 検出時のアナログ出力波形(DSDD bit= “0”の時)

[AK4458]

014011794-J-01 2015/08

- 56 -

■ ソフトミュート機能（PCM mode、DSD mode）

ソフトミュートはデジタル的に実行されます。SMUTE pinを“H”またはSMUTE bitを“1”にするとその時

点のATT設定値からATT設定値 ATT遷移時間で入力データが (“0”)までアテネーションされます。

SMUTE pinを“L”またはSMUTE bitを“0”にすると状態が解除され、からATT設定値 ATT遷移時間

でATT設定値まで復帰します。ATT遷移時間はATS1-0 bitsで設定します。ソフトミュート開始後、ま

でアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで

復帰します。ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。

SMUTE pin or SMUTE bit

Attenuation

DZF pin

ATT_Level

-

AOUT

8192/fs

GD GD

(1)

(2)

(3)

(4)

(1)

(2)

注：

(1) ATT設定値 ATT遷移時間。例えば、Normal Speed Mode時、ATT設定値が“255”の場合は4080LRCK

サイクルです。

(2) デジタル入力に対するアナログ出力は群遅延(GD)をもちます。

(3) ソフトミュート開始後、までアテネーションされる前に解除されるとアテネーションが中断さ

れ、同じサイクルでATT設定値まで復帰します。

(4) ゼロ検出するチャネルの入力データが8192回連続して“0”の場合、DZF pinは“H”になります。その

後、ゼロ検出するチャネルの入力データが“0”でなくなると、対応するチャネルのDZF pinが“L”に

なります。

Figure 57. Soft Mute Function

[AK4458]

014011794-J-01 2015/08

- 57 -

■ エラー検出

AK4458はLDOE pin = “H” , I2Cモード時に、3項目のエラー検出が可能です(Table 28)。エラーが検出され

ると全ての回路がパワーダウンし、出力はHi-Zになります。エラー時はI2CモードではACKが返りません。

一旦エラーが検出されるとエラー状態が解除されても自動復帰しませんので、PDN pinで再起動してく

ださい。

No エラー項目エラー判定条件

1 内部リファレンス電圧エラー内部リファレンス電圧が立ち上がらない

2 LDO過電圧検出 LDO電圧 > 2.2～2.5V

3 LDO過電流検出 LDO電流< 40～110mA

Table 28. エラー検出

■ システムリセット

電源ON 時には、PDN pinに一度“L”を入力してリセットして下さい。

PCM(DSD) mode 時は、PDN pinを“H”にした後、MCLK、LRCK(DCLK)を入力することでリセット解除

されます。システムはまずMCLKの立ち上がりを検出し、その後LRCK(DCLK)の立ち上がりによってア

ナログ部のパワーダウン状態が解除されます。デジタル部は内部カウンタがMCLKを4/fsカウントしてか

らパワーダウン解除されます。

[AK4458]

014011794-J-01 2015/08

- 58 -

■ パワーダウン機能

PDN pinを“L”にするとパワーダウン状態になり、アナログ出力はフローティング状態(Hi-Z)になります。

(Figure 58)にパワーダウン及びパワーアップ時のシステムタイミング例を示します。

PDN pin

Power

Reset Normal Operation(レジスタを書き込み、DAC 入力可能)

Clock In MCLK,LRCK,BICK

DAC In (Digital)

DAC Out (Analog)

External Mute

Mute ON (6)

DZF

“0”data

GD (3)

(5)

(7)

GD

(5)

Mute ON

“0”data

Internal State

(4) (4)

(1)

Internal PDN (2)

VDD18 pin

注：

(1) AVDDおよびTVDD立ち上げと、PDN pin を150nsec “L”にしてください。

(2) LDOE pin= “H”のとき、パワーアップ後内部LDOが立ち上がります。内部回路は内部オシレータのカウントアップ後、シャットダウンスイッチがオンした後(10msec(max))にパワーアップします。LDOE pin= “L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回路はシャットダウンスイッチがオンした後(1msec(max))にパワーアップします。

(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅

Max1s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれらのピンの出力を参照することと、同じ3-wire Serial / I

2Cバス上にあるデバイスと通信をすること

は避けて下さい。

(3) デジタル入力に対してアナログ出力は群遅延(GD)を持ちます。

(4) パワーダウン時、アナログ出力はHi-Zです。

(5) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合でも出力されます。

(6) クリックノイズ(5)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング例を示します。

(7) パワーダウン状態(PDN pin = “L”)では、DZF pinは“L”になります。

Figure 58. Power-down/up Sequence Example

[AK4458]

014011794-J-01 2015/08

- 59 -

■ パワーオフ、リセット機能

RSTN PW1/2/3/4 DAC1/2/3/4 レジ

スタ

デジ

タル

アナログ出力

DAC1 DAC2 DAC3 DAC4

1 0000 OFF/OFF/OFF/OFF 保持オフ Hi-Z Hi-Z Hi-Z Hi-Z

1 1000 ON/OFF/OFF/OFF 保持オン normal Hi-Z Hi-Z Hi-Z

1 0100 OFF/ON/OFF/OFF 保持オン Hi-Z normal Hi-Z Hi-Z

1 0010 OFF/OFF/ON/OFF 保持オン Hi-Z Hi-Z normal Hi-Z

1 0001 OFF/OFF/OFF/ON 保持オン Hi-Z Hi-Z Hi-Z normal

1 1111 ON/ON/ON/ON 保持オン normal normal normal normal

0 0000 OFF /OFF/OFF/OFF 保持オフ Hi-Z Hi-Z Hi-Z Hi-Z

0 1000 ON/OFF/OFF/OFF 保持オフ VREFH/2 Hi-Z Hi-Z Hi-Z

0 0100 OFF/ON/OFF/OFF 保持オフ Hi-Z VREFH/2 Hi-Z Hi-Z

0 0010 OFF/OFF/ON/OFF 保持オフ Hi-Z Hi-Z VREFH/2 Hi-Z

0 0001 OFF/OFF/OFF/ON 保持オフ Hi-Z Hi-Z Hi-Z VREFH/2

0 1111 ON/ON/ON/ON 保持オフ VREFH/2 VREFH/2 VREFH/2 VREFH/2

Table 29. Power Off、Reset Function

1) パワーオフ機能１（PW1-4 bit）

PW1-4 bitsを“0”に設定するとDAC1-4が瞬時にパワーオフ状態になります。このとき、レジスタ以外の全

ての回路がパワーダウン状態となり、アナログ出力はフローティング状態(Hi-Z)になります。(Figure 59)

にパワーオフ及びパワーオン時のシステムタイミング例を示します。

Normal Operation Internal State

PW1-4 bit

Power-off Normal Operation

GD GD

“0” data

D/A Out (Analog)

D/A In (Digital)

Clock In MCLK, BICK, LRCK

(1) (3)

(5) DZF

External MUTE

(4)

(3)

(1)

Mute ON

(2)

Don’t care

注：

(1) デジタル入力に対するアナログ出力は群遅延(GD)を持ちます。

(2) パワーオフ時、アナログ出力はHi-Zです。

(3) 内部PW1-4信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合でも出力されます。

(4) クリックノイズ(3)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング例を示します。

(5) パワーオフ状態(PW1-4 bits= “0000”)では、DZF pinは“L”になります。

Figure 59. Power-off/on Sequence Example 1

[AK4458]

014011794-J-01 2015/08

- 60 -

2) リセット機能（RSTNビット）

RSTN bitを“0”にするとDACはリセットされますが、内部レジスタは初期化されません。この時、MCLK、

LRCK、BICKが供給されていればアナログ出力はVREFH/2電圧になり、DZF pinは“H”になります。(Figure

60)にRSTN bitによるリセットシーケンスを示します。

Internal State

RSTN bit

Digital Block Power-down Normal Operation

GD GD

“0” data

D/A Out (Analog)

D/A In (Digital)

Clock In BICK

(1)

(3)

DZF

(3)

(1) (2)

Normal Operation

2/fs(4)

Internal RSTN bit

2~3/fs (5) 3~4/fs (6)

Don’t care

注：

(1) デジタル入力に対するアナログ出力は群遅延(GD)を持ちます。

(2) RSTN bit = “0”時、アナログ出力はVREFH/2です。

(3) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合でも出力されます。

(4) DZF pinはRSTN bitの立ち下がりエッジで“H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs後、“L”になります。

(5) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~ 4/fsかかります。また、立ち上がり時に2 ~ 3/fsかります。

Figure 60. Reset Sequence Example 1

(注)リセット(RSTN bit= “0”)とbitパワーオフ(PW1-4 bit)を併用する場合、先に bitパワーオフしてくださ

い。

[AK4458]

014011794-J-01 2015/08

- 61 -

3) MCLK停止によるリセット

動作中 (PDN pin = “H”) にMCLKが10us以上停止した場合に、AK4458は自動的にリセット状態になり、

アナログ出力はフローティング状態(Hi-Z)になります。MCLKを再入力後、リセット状態が解除され動

作を再開します。MCLKを止めているときは、ゼロ検出機能は動作しません。(Figure 61)にMCLK停止に

よるリセットシーケンスを示します。

Normal Operation Internal State

Digital Circuit Power-down Normal Operation

GD GD

D/A Out (Analog)

D/A In (Digital)

Clock In MCLK

(2)

(3)

External MUTE

(5)

(2)

MCLK Stop

RSTN bit

Power-down

Power-down

(4) (4)

(4)

Hi-Z

(5)

(1)

PDN pin

(5)

注：

(1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。

(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。

(3) ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくこと

で、MCLK再入力後のクリックノイズを軽減できます。

(4) PDN pinの立ち上がり(“”)及びMCLKの入力から、3~4LRCK以内にクリックノイズが出力されま

す。このノイズはデータが“0”の場合でも出力されます。

(5) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートしてください。

Figure 61. Reset Sequence Example 2

[AK4458]

014011794-J-01 2015/08

- 62 -

■ 同期化機能（PCM mode）

同期化機能（アナログ出力位相合わせ機能）

同期化機能を有するAKM製品と同時に使用する場合、アナログ出力の位相のずれが3/256fsの範囲内にす

る機能です。動作中にSYNCE bitを “1”に設定すると、(1)全てのチャネルの入力データが8192回連続し

て“0”の場合、もしくは(2)RSTN bit= “0”の場合に、アナログ出力位相合わせ機能が有効になります。

例）AK4452との同時使いの場合(Figure 62)

AK4452とAK4458は同期化機能を有しており、AK4452の出力(AOUT1LP/N_2, AOUT1RP/N_2)とAK4458

の出力(AOUT1-4LP/N_8, AOUT1-4RP/N_8)の位相ずれが3/256fsの範囲内になります。

AK4452

AK4458

DSP

MCLK

AOUT1LP/N MCLK

LRCK

AOUT1RP/N LRCK

MCLK

LRCK

AOUT1LP/N

AOUT1RP/N

AOUT4LP/N

AOUT4RP/N

AOUT1LP/N_2

AOUT1RP/N_2

AOUT1LP/N_8

AOUT1RP/N_8

AOUT4LP/N_8

AOUT4RP/N_8

Figure 62. クロック同期化機能システム例

[AK4458]

014011794-J-01 2015/08

- 63 -

■ パラレルモード（PCM mode）

AK4458はI2C pin = “H”, PS pin = “H”とすることでパラレルモードを選択できます。パラレルモードは

TDM1-0, DIF pin により、オーディオインタフェースモードを設定できます(Table 30)。また、DCHAIN

pin= “H”とすることで、Daisy Chain mode を選択できます(Table 15)。パラレルモードでは強制的にAuto

Setting mode、リセット解除になります。

パラレルモードではレジスタ設定が必要な機能、およびゼロ検出機能は使用できません。

TDM1 pin TDM0 pin DIF pin Mode

0 0 0 Mode6(Table 13)








Table 30. Parallel Mode

■ レジスタコントロールインタフェース

AK4458はI2C pin = “L”のとき3線シリアルコントロールモード、I2C pin = “H” , PS pin = “L”のときI2Cバ

スコントロールモードで内部レジスタを制御します。

[AK4458]

014011794-J-01 2015/08

- 64 -

(1) 3線シリアルコントロールモード (I2C pin = “L”)

このモードでは3線式シリアルI/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip

address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)とControl data

(MSB first, 8-bit)で構成されます。データ送信側はCCLKの“”で各ビットを出力し、受信側は“”で取り

込みます。データの書き込みはCSNの“”で有効になります。CCLKのクロックスピードは5MHz (max)

です。

PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードではRSTN bitに“0”を書き込むと内部タイミング回路がリセットされます。但し、このときレジスタの内容は初期化されません。

CDTI

CCLK

C1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

D4D5D6D7A1A2A3A4R/WC0 A0 D0D1D2D3

CSN

C1-C0: Chip Address (C1=CAD1, C0=CAD0)

R/W: READ/WRITE (Fixed to “1”, Write only)

A4-A0: Register Address

D7-D0: Control Data

Figure 63. Control I/F Timing

*3線シリアルモードはデータ読み出しをサポートしません。

*PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。

*CSN = “L”期間中に CCLKの“”が15回以下または17回以上の場合、データは書き込まれません。

[AK4458]

014011794-J-01 2015/08

- 65 -

(2) I2Cバスコントロールモード (I2C pin = “H”)

AK4458のI2Cバスモードのフォーマットは、高速モード(max:400kHz, Ver1.0)に対応しています。

1. WRITE命令

I2Cバスモードにおけるデータ書き込みシーケンスは(Figure 64)に示されます。バス上のICへのアクセス

には、最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”

にすると、開始条件が作られます(Figure 70)。開始条件の後、スレーブアドレスが送信されます。この

アドレスは7-bitから構成され、8-bit 目にはデータ方向ビット(R/W)が続きます。上位5-bit は “00100”固

定、次の2-bitはアクセスするICを選ぶためのアドレスビットで、CAD1-0 pins により設定されます(Figure

65)。アドレスが一致した場合、AK4458は確認応答(Acknowledge)を生成し、命令が実行されます。マス

タは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 71)。R/W

ビットが “0”の場合はデータ書き込み、R/Wビットが “1”の場合はデータ読み出しを行います。

第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8-bit、MSB first で構成され、上位

3-bit は “0”固定です(Figure 66)。第3バイト以降はコントロールデータです。コントロールデータは8-bit、

MSB first で構成されます(Figure 67)。AK4458 は、各バイトの受信を完了するたびに確認応答を生成し

ます。データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了します。SCLライ

ンが “H”の時にSDA ラインを “L”から “H”にすると、停止条件が作られます(Figure 70)。

AK4458 は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止

条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ

ブアドレスに格納されます。アドレス “14H”を越えるデータを送ると、内部レジスタに対応するアドレ

スカウンタはロールオーバし、アドレス “00H”から順に格納されます。

クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”

の間で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 72)。SCLライ

ンが “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。

SDA

START

ACK

ACK

S SlaveAddress

ACK

SubAddress(n)

Data(n) P

STOP

Data(n+x)

ACK

Data(n+1)

ACK

R/W= “0”

ACK

Figure 64. I

2Cバスモードのデータ書き込みシーケンス

0 0 1 0 0 CAD1 CAD0 R/W

(CAD0はpinにより設定)

Figure 65. 第1バイトの構成

0 0 0 A4 A3 A2 A1 A0

Figure 66. 第2バイトの構成

D7 D6 D5 D4 D3 D2 D1 D0

Figure 67. 第3バイト以降の構成

[AK4458]

014011794-J-01 2015/08

- 66 -

2. READ命令

R/Wビットが “1”の場合、AK4458 はREAD 動作を行います。指定されたアドレスのデータが出力され

た後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、

次のアドレスのデータを読み出すことができます。アドレス “14H”のデータを読み出した後、さらに次

のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。

AK4458 はカレントアドレスリードとランダムリードの2つの READ 命令を持っています。

2-1. カレントアドレスリード

AK4458 は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ

れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の

アドレス値を保持しています。例えば、最後にアクセス (READでもWRITEでも) したアドレスが “n”

であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ

レントアドレスリードでは、AK4458 は READ 命令のスレーブアドレス (R/W = “1”) の入力に対して

確認応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部

カウンタを1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を

送ると、READ 動作は終了します。

SDA

START

ACK

ACK

S SlaveAddress

ACK

Data(n+1) P

STOP

Data(n+x)

ACK

Data(n+2)

ACK

R/W= “1”

ACK

Data(n)

Figure 68. カレントアドレスリード命令

2-2. ランダムアドレスリード

ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス

リードは READ 命令のスレーブアドレス (R/W bit= “1”) を入力する前に、ダミーの WRITE 命令を入

力する必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令のス

レーブアドレス (R/W = “0”)、読み出すアドレスを順次入力します。AK4458 がこのアドレス入力に対

して確認応答を生成した後、再送条件、READ 命令のスレーブアドレス (R/W bit= “1”) を入力します。

AK4458 はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出

力し、内部アドレスカウンタを1つインクリメントします。データが出力された後、マスタがアクノリ

ッジを生成せず停止条件を送ると、READ 動作は終了します。

SDA

START

ACK

ACK

S SlaveAddress

ACK

Data(n) P

STOP

Data(n+x)

ACK

Data(n+1)

ACK

R/W= “0”

ACK

SubAddress(n)

START

ACK

S SlaveAddress

R/W= “1”

Figure 69. ランダムアドレスリード命令

[AK4458]

014011794-J-01 2015/08

- 67 -

SCL

SDA

stop conditionstart condition

S P

Figure 70. 開始条件と停止条件

SCL FROMMASTER

acknowledge

DATAOUTPUT BYTRANSMITTER

DATAOUTPUT BYRECEIVER

1 98

STARTCONDITION

not acknowledge

clock pulse foracknowledgement

S

2

Figure 71. I

2Cバスでの確認応答

SCL

SDA

data linestable;

data valid

changeof dataallowed

Figure 72. I

2Cバスでのビット転送

[AK4458]

014011794-J-01 2015/08

- 68 -

■ ファンクションリスト

PCM ModeとDSD Modeで有効な機能が異なります。

Function Default Address Bit PCM DSD

Attenuation Level 0dB 03-04H

0F-14H ATT7-0 Y Y

Audio Data Interface Modes 32-bit前詰め 00H DIF2-0 Y -

Data Zero Detect Enable Disable 07-08H L1-4/R1-4 Y Y

Minimum delay Filter Enable

Sharp roll-off filter 01-02H SD

SLOW

Y -

Slow Rolloff Filter Enable Y -

Short delay Filter Enable Y -

De-emphasis Response OFF 01H,0AH

0EH DEM3-0 Y -

Soft Mute Enable Normal Operation 01H SMUTE Y Y

DSD/PCM Mode Select PCM mode 02H D/P Y Y

Master Clock Frequency Select at

DSD mode 512fs 02H DCKS - Y

MONO mode Stereo mode select Stereo 02H,0DH MONO Y Y

Inverting Enable of DZF “H” active 02H DZFB Y Y

The data selection of L channel

and R channel R channel

02H,05H

0DH SELLR1-4 Y Y

The data selection of DAC1-4 Normal 0A-0BH SDS1/2 Y -

Data Invert Mode OFF 05H,0CH INVL1-4/R1-4 Y Y

Clock Synchronization Not Available 07H SYNCE Y -

Table 31. Function List (Y: Available, -: Not available)

[AK4458]

014011794-J-01 2015/08

- 69 -

■ レジスタマップ

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Control 1 ACKS 0 0 0 DIF2 DIF1 DIF0 RSTN

01H Control 2 0 0 SD DFS1 DFS0 DEM11 DEM10 SMUTE

02H Control 3 DP 0 DCKS DCKB MONO1 DZFB SELLR1 SLOW

03H L1ch ATT ATT7 ATT6 ATT5 ATT4 ATT3 ATT2 ATT1 ATT0

04H R1ch ATT ATT7 ATT6 ATT5 ATT4 ATT3 ATT2 ATT1 ATT0

05H Control 4 INVL1 INVR1 INVL2 INVR2 SELLR2 0 DFS2 SSLOW

06H DSD1 DDM DML1 DMR1 DMC DMRE 0 DSDD DSDSEL0

07H Control 5 L3 R3 L4 R4 0 0 1 SYNCE

08H Sound Control L1 R1 L2 R2 0 0 SC1 SC0

09H DSD2 DML2 DMR2 DML3 DMR3 DML4 DMR4 DSDF DSDSEL1

0AH Control 6 TDM1 TDM0 SDS1 SDS2 PW2 PW1 DEM21 DEM20

0BH Control 7 ATS1 ATS0 0 SDS0 PW4 PW3 DCHAIN 0

0CH Control 8 INVR4 INVL4 INVR3 INVL3 0 FIR2 FIR1 FIR0

0DH Control 9 MONO4 MONO3 MONO2 0 SELLR4 SELLR3 0 0

0EH Control 10 DEM41 DEM40 DEM31 DEM30 0 0 0 0

0FH L2ch ATT ATT7 ATT6 ATT5 ATT4 ATT3 ATT2 ATT1 ATT0






Note 36. アドレス15H 1FH への書き込みは禁止です。

Note 37. PDN pin を“L”にするとレジスタの内容が初期化されます。

Note 38. RSTN bit に“0”を書き込むと内部タイミング回路がリセットされますが、レジスタの内容は

初期化されません。

[AK4458]

014011794-J-01 2015/08

- 70 -

■ 詳細説明


00H Control 1 ACKS 0 0 0 DIF2 DIF1 DIF0 RSTN

R/W R/W R/W R/W R/W R/W R/W R/W R/W

Default 0 0 0 0 1 1 0 0

RSTN: Internal Timing Reset

0: Reset. All registers are not initialized. (default)

1: Normal Operation

“0”で内部タイミング回路がリセットされますが、レジスタの内容は初期化されません。

DIF2-0: Audio Data Interface Modes (Table 13)

初期値は“110” (Mode6: 32-bit 前詰め)です。

TDM1, TDM0によってFormatが異なりますのでご注意ください。

ACKS: Master Clock Frequency Auto Setting Mode Enable (PCM only)

0: Disable : Manual Setting Mode (default)

1: Enable : Auto Setting Mode

ACKS bit が“1”の時、サンプリング周波数とMCLK周波数は自動検出されます。


01H Control 2 0 0 SD DFS1 DFS0 DEM11 DEM10 SMUTE


Default 0 0 1 0 0 0 1 0

SMUTE: Soft Mute Enable.

0: Normal Operation (default)

1: DAC outputs soft-muted.

DEM11-0:DAC1 De-emphasis Response (Table 17)

初期値は“01” (OFF)です。

DFS1-0: Sampling Speed Control (Table 2)

初期値は“00” (Normal Speed)です。DFS2は、address 05Hを参照してください。

DFS2-0 bits を切り替えた場合、クリックノイズが発生します。

SD: Short delay Filter Enable. (Table 12)

0: Sharp roll-off filter

1: Short delay filter (default)

[AK4458]

014011794-J-01 2015/08

- 71 -


02H Control 3 DP 0 DCKS DCKB MONO1 DZFB SELLR1 SLOW


Default 0 0 0 0 0 0 0 0

SLOW: Slow Roll-off Filter Enable (Table 12)

0: Sharp roll-off filter (default)

1: Slow roll-off filter

SELLR1: The data selection of DAC1 (Table 22)

初期値は“0”です。

DZFB: Inverting Enable of DZF(Table 21)

0: DZF pin goes “H” at Zero Detection (default)

1: DZF pin goes “L” at Zero Detection

MONO1: MONO1 bitが“1”の時DAC1がモノラル出力になります(Table 22)

0: Stereo mode (default)

1: MONO mode

DCKB: Polarity of DCLK (DSD Only)

0: DSD data is output from DCLK falling edge. (default)

1: DSD data is output from DCLK rising edge.

DCKS: Master Clock Frequency Select at DSD mode (DSD only)

0: 512fs (default)

1: 768fs

DP: DSD/PCM Mode Select

0: PCM Mode (default)

1: DSD Mode

D/P bitの設定を変更した場合は、RSTN bitでAK4458をリセットして下さい。





Default 1 1 1 1 1 1 1 1

ATT7-0: Attenuation Level (Table 18)

初期値は“FF” (0dB)です。

[AK4458]

014011794-J-01 2015/08

- 72 -


05H Control 4 INVL1 INVR1 INVL2 INVR2 SELLR2 0 DFS2 SSLOW


Default 0 0 0 0 0 0 0 0

SSLOW: Digital Filter Bypass Mode Enable (Table 16)

0: Enable digital filter selected by SD and SLOW bits (default)

1: Super Slow Roll-off Mode

DFS2: Sampling Speed Control (Table 2)

初期値は“0” (Normal Speed)です。DFS1-0は、address 01Hを参照してください。

DFS2-0 bitsを切り替えた場合、クリックノイズが発生します。

SELLR2: Data Selection of DAC2 (Table 23)


INVL1: AOUTL1出力位相反転ビット

INVR1: AOUTR1出力位相反転ビット



0: 正転 (default)

1: 反転

[AK4458]

014011794-J-01 2015/08

- 73 -


06H DSD1 DDM DML1 DMR1 DMC DMRE 0 DSDD DSDSEL0

R/W R/W R R R/W R/W R/W R/W R/W

Default 0 0 0 0 0 0 0 0

DSDSEL1-0: DSD Sampling Speed Control (Table 10)


DSDD: DSD Play Back Path Control (Table 11)

0: Full function (default)

1: Volume Bypass

DMRE: DSD Mute Release

0: Hold (default)

1: Mute release

このレジスタはDDM bit = “1”かつ DMC bit = “1”のときのみ、有効です。DDM bit, DMC bit

によりAK4458 がDSD dataをmuteしているとき “1”にすることによりmute が解除されま

す。

DMC: DSD Mute Control

0: Auto Return (自動復帰) (default)

1: Mute Hold

このレジスタはDDM bit = “1”とき有効です。このレジスタはDDM bit によりAK4458 が

DSD dataのmute を行ったあと、DSD data のレベルがフルスケール以下になった場合の処理

を選択できます。

DMR1/DML1: このレジスタは、DSDR1/L1がFS検出した際に、検出フラグを出力します。

DDM: DSD Data Mute

0: Disable (default)

1: Enable

AK4458はDSD dataが2048sample (1/fs) の期間すべて “1”, “0”となったとき内部で出力をミ

ュートする機能があります。このレジスタはその機能を有効することが出来ます。

[AK4458]

014011794-J-01 2015/08

- 74 -


07H Control 5 L3 R3 L4 R4 0 0 1 SYNCE


Default 0 0 0 0 0 0 1 1

SYNCE: SYNC Mode Enable

0: SYNC Mode Disable

1: SYNC Mode Enable (default)

L3-4, R3-4: Zero Detect Flag Enable bit for the DZF pin

0: Disable(default)

1: Enable


08H Sound Control L1 R1 L2 R2 0 0 SC1 SC0


Default 0 0 0 0 0 0 0 0

SC1-0: Sound Control (Table 26)


L1-2, R1-2: Zero Detect Flag Enable bit for the DZF pin

0: Disable (default)

1: Enable

[AK4458]

014011794-J-01 2015/08

- 75 -


09H DSD2 DML2 DMR2 DML3 DMR3 DML4 DMR4 DSDF DSDSEL1

R/W R R R R R R R/W R/W

Default 0 0 0 0 0 0 0 0

DSDSEL1-0: DSD Sampling Speed Control (Table 10)


DSDF: DSD Filter Select (Table 12)


DMR2-4/DML2-4

このレジスタは、DSDR2-4/L2-4がFS検出した際に、検出フラグを出力します。


0AH Control 6 TDM1 TDM0 SDS1 SDS2 PW2 PW1 DEM21 DEM20


Default 0 0 0 0 1 1 0 1

DEM21-0: DAC2 De-emphasis Response (Table 17)


PW2-1: Power Down control for DAC

PW2: Power management for DAC2

0: DAC2 power OFF

1: DAC2 power ON (default)


0: DAC1 power OFF


SDS2-0: DAC1-4 Data Select のデータ選択

0: 通常動作

1: 別スロットのデータを出力(Table 14)


TDM1-0: TDM Mode Select (Table 13)


[AK4458]

014011794-J-01 2015/08

- 76 -


0BH Control 7 ATS1 ATS0 0 SDS0 PW4 PW3 DCHAIN 0


Default 0 0 0 0 1 1 0 0

DCHAIN: Daisy Chain Mode Enable

0: Daisy Chain Mode Disable (default)

1: Daisy Chain Mode Enable

PW4-3: Power Down control for DAC


0: DAC4 power OFF



0: DAC3 power OFF


SDS2-0: DAC1-4のデータ選択

0: 通常動作

1: 別スロットのデータを出力 (Table 14)

ATS1-0: ディジタルボリューム遷移時間の設定 (Table 19)

初期値は“00” です。


0CH Control 8 INVR4 INVL4 INVR3 INVL3 0 FIR2 FIR1 FIR0


Default 0 0 0 0 0 0 0 0

FIR2-0: 帯域外ノイズ除去フィルタコントロール (Table 20)

初期値は“000” です。





0: 正転 (default)

1: 反転

[AK4458]

014011794-J-01 2015/08

- 77 -


0DH Control 9 MONO4 MONO3 MONO2 0 SELLR4 SELLR3 0 0


Default 0 0 0 0 0 0 0 0








0: Stereo mode (default)

1: MONO mode


0EH Control 10 DEM41 DEM40 DEM31 DEM30 0 0 0 0


Default 0 1 0 1 0 0 0 0





0FH L2ch ATT ATT7 ATT6 ATT5 ATT4 ATT3 ATT2 ATT1 ATT0







Default 1 1 1 1 1 1 1 1

ATT7-0: Attenuation Level (Table 18)

初期値は “FF” (0dB)です。

[AK4458]

014011794-J-01 2015/08

- 78 -

10. 外部接続回路例

■ システム接続例

システム接続例を(Figure 73, Figure 74)、アナログ出力回路例を(Figure 75)に示します。

(1) LDOE pin = “H”, I2C-bus Control Mode(I2C pin = “H”)

Analog 5.0V

Ceramic Capacitor

+ Electrolytic Capacitor

L3ch LPF

L3ch Mute

L3ch Out

Analog Ground

Digital Ground

Digital 3.3V

+

0.1u

10u

DSP

Micro-

Controller

0.1u

0.1u

R2ch LPF

R2ch Mute

R2ch Out

L4ch LPF

L4ch Mute

L4ch Out

R1ch LPF

R1ch Mute

R1ch Out

MCLK VD

D1

8

1

BICK

47

2

LRCK

3

SDTI1 4

SDTI2 5

SDTI3

6

SDTI4

7

DSDR3 8

DSDL4

9

DSDR4

10

DZF 11

SD

A

13

35 VREFL3

AK

445

8V

N

14

15

16

17

18

19

20

21

22

23

SC

L

CA

D0

_I2

C

PS

I2C

AO

UT

1L

P

AO

UT

1L

N

VR

EF

L1

VR

EF

H1

AO

UT

R1

N

AO

UT

R1

P

34 VREFH3

33 AOUTL3N

32 AOUTL3P

31 AVDD

30 AVSS

29 AOUTR2P N

28 AOUTR2N

27 VREFH2

26 VREFL2

25 AOUTL2N

DV

SS

4

6

TV

DD

4

5

LD

OE

44

AO

UT

R4

P

43

AO

UT

R4

N

42

VR

EF

L4

41

VR

EF

H4

4

0

AO

UT

L4

N

39

AO

UT

L4

P

38

AO

UT

R3

P 3

7

CAD1 12

24

A

OU

TL

2P

36 AOUTR3N

PD

N

48

1u +

+

10u 0.1u

L2ch LPF

L2ch Mute

L2ch Out

L1ch LPF

L1ch Mute

L1ch Out

R3ch LPF

R3ch Mute

R3ch Out

R4ch LPF

R4ch Mute

R4ch Out

0.1u

0.1u

Analog 5.0V

注:

- Chip Address = “00”. BICK = 64fs, LRCK = fs

- AVDDとVREFH1-4 の配線はLDO等からの低インピーダンス状態のまま分けて配線して下さ

い。AVDDとVREFH1-4のLDOを分けることを推奨します。分けられない場合は、VREFL1-4と

VREFH1-4に10Ωと220uFのLPFを入れることを推奨します。

- DVSS、AVSSは同電位に接続して下さい。

-デジタル入力ピンはオープンにしないで下さい。

Figure 73. Typical Connection Diagram (AVDD=5V, TVDD=3.3V)

[AK4458]

014011794-J-01 2015/08

- 79 -

(2) LDOE pin = “L”, I2C-bus Control Mode(I2C pin = “H”)

Analog 5.0V

Ceramic Capacitor

+ Electrolytic Capacitor

L3ch LPF

L3ch Mute

L3ch Out

Analog Ground

Digital Ground

Digital 3.3V

+

0.1u

10u

DSP

Micro-

Controller

0.1u

0.1u

R2ch LPF

R2ch Mute

R2ch Out

L4ch LPF

L4ch Mute

L4ch Out

R1ch LPF

R1ch Mute

R1ch Out

MCLK VD

D18

1

BICK

47

2

LRCK

3

SDTI1 4

SDTI2 5

SDTI3

6

SDTI4

7

DSDR3 8

DSDL4

9

DSDR4

10

DZF 11

SD

A

13

35 VREFL3 A

K44

58V

N

14

15

16

17

18

19

20

21

22

23

SC

L

CA

D0_I2

C

PS

I2C

AO

UT

1LP

AO

UT

1LN

VR

EF

L1

VR

EF

H1

AO

UT

R1N

AO

UT

R1P

34 VREFH3

33 AOUTL3N

32 AOUTL3P

31 AVDD

30 AVSS

29 AOUTR2P N

28 AOUTR2N

27 VREFH2

26 VREFL2

25 AOUTL2N

DV

SS

46

TV

DD

45

LD

OE

44

AO

UT

R4P

43

AO

UT

R4N

42

VR

EF

L4

41

VR

EF

H4

40

AO

UT

L4N

39

AO

UT

L4P

38

AO

UT

R3

P 37

CAD1 12

24

AO

UT

L2

P

36 AOUTR3N

PD

N

48

1u +

+

10u 0.1u

L2ch LPF

L2ch Mute

L2ch Out

L1ch LPF

L1ch Mute

L1ch Out

R3ch LPF

R3ch Mute

R3ch Out

R4ch LPF

R4ch Mute

R4ch Out

0.1u

0.1u

Analog 5.0V

Digital 1.8V

注:

- Chip Address = “00”. BICK = 64fs, LRCK = fs

- AVDDとVREFH1-4 の配線はLDO等からの低インピーダンス状態のまま分けて配線して下さ

い。AVDDとVREFH1-4のLDOを分けることを推奨します。分けられない場合は、VREFL1-4と

VREFH1-4に10Ωと220uFのLPFを入れることを推奨します。

- DVSS、AVSSは同電位に接続して下さい。

-デジタル入力ピンはオープンにしないで下さい。

Figure 74. Typical Connection Diagram (AVDD=5V, TVDD=3.3V)

[AK4458]

014011794-J-01 2015/08

- 80 -

1. グラウンドと電源のデカップリング

AK4458ではデジタルノイズのカップリングを最小限に抑えるため、AVDD とTVDD をデカップリング

します。AVDD にはシステムのアナログ電源を供給し、TVDD にはシステムのデジタル電源を供給し

て下さい。DVSS、AVSSは同電位に接続して下さい。デカップリングコンデンサ、特に小容量のセラミ

ックコンデンサはAK4458 にできるだけ近づけて接続します。

2. 基準電圧

VREFH1-4 pinとVREFL1-4 pinの電位差によりアナログ出力のフルスケールを決定します。通常は

VREFH1-4 pinをAVDDに接続し、VREFL1-4 pin をAVSSに接続します。VREFH1-4 pin とVREFL1-4 pin

との間に0.1µF のセラミックコンデンサを接続します。セラミックコンデンサはピンにできるだけ近づ

けて接続して下さい。デジタル信号、特にクロックはAK4458 へのカップリングを避けるためVREFH1-4,

VREFL1-4 pin からできるだけ離して下さい。

[AK4458]

014011794-J-01 2015/08

- 81 -

3. アナログ出力

アナログ出力は完全差動出力になっており、出力レンジはVREFH/2 を中心に2.8Vpp (typ, VREFH1-4

VREFL1-4 = 5V)です。差動出力は外部で加算されます。各チャネルのAOUT+, AOUT の加算電圧は

VAOUT = (AOUT+)(AOUT)です。加算ゲインが１の場合、出力レンジは5.6Vpp (typ, VREFH1/2

VREFL1/2 = 5V)です。外部加算回路のバイアス電圧は外部で供給します。

PCM入力コードのフォーマットは2’s compliment (2の補数)で7FFFFFH (@24-bit) に対しては正のフルス

ケール、800000H(@24-bit) に対しては負のフルスケール、000000H (@24-bit)でのVAOUT の理想値は0V

電圧が出力されます。

DSD入力の場合、1-bit 信号のデューティによって出力レベルが決定され、デューティ100% (all “1”)入力

に対しては正のフルスケール、デューティ0% (all “0”)入力に対しては負のフルスケール、デューティ50%

入力に対しては理想値は 0V 電圧が出力されます。

内蔵の変調器の帯域外ノイズは内蔵のスイッチトキャパシタフィルタ (SCF) で減衰されます。

(Figure 75) は差動出力を1個のオペアンプで加算する外部LPF回路例です。

3.9k 4.7k

150

3.9k 150

4.7k 470p

+Vop

470p

-Vop

AOUT-

AOUT+

3.9n Analog

Out

AK4458

NJM2043

Figure 75. External LPF Circuit Example 1 for PCM (fc = 99.0kHz, Q=0.680)

R1 3.3k 3.9k 3.9k 4.3k 4.7k 5.6k

R2 3.3k 4.7k 5.6k 6.8k 8.2k 12.0k

GAIN(dB) 0 1.620665 3.142468 3.980809 4.83432 6.619864

DC負荷(MAX値) 3.8k 4.0k 3.5k 3.6k 3.6k 3.8k

Table 32. External LPF Circuit Example 1 for PCM

Frequency Response Gain

20kHz 0.036dB

40kHz 0.225dB

80kHz 1.855dB

Table 33. Frequency Response of External LPF Circuit Example 1 for PCM

[AK4458]

014011794-J-01 2015/08

- 82 -

11. パッケージ

■ 外形寸法図

■ 材質 Package molding compound: Epoxy

Lead frame material: Cu

Lead frame surface treatment: Solder (Pb free) plate

[AK4458]

014011794-J-01 2015/08

- 83 -

■ マーキング

AK4458VN

XXXXXXX

AKM

1

1) Pin #1 indication

2) AKM Logo

3) Date Code: XXXXXXX(7 digits)

4) Product Code: AK4458VN

12. 改訂履歴

Date (Y/M/D) Revision Reason Page Contents

15/02/23 00 初版

15/08/26 01 誤記訂正 13, 15 Sharp Roll-Off Filter, fs=44.1kHz, DF + SCF, FR: 0 ~

20kHz, max=0.1dB に訂正

13, 15 Short Delay Sharp Roll-Off Filter, fs=96kHz, DF + SCF,

FR: 0 ~ 40kHz, max=0.1dB に訂正

記述追加 13～16 -3.0dBのPass band specを追加

記述削除 13～16 -3.0(-6.0)dBのFrequency Responseを削除

記述追加 27 [Table 3] 384kHz, 128fs

49.152 を追加

表記変更 55 Figure 55 及び Figure 56 を変更

記述追加 58 ■ パワーダウン機能

(2)の説明文を変更

79 Figure 74を追加

[AK4458]

014011794-J-01 2015/08

- 84 -

重要な注意事項

0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ

きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を

検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社

特約店営業担当にご確認ください。

1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し

て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うも

のではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任

において行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害

に対し、弊社はその責任を負うものではありません。

2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用

機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、

生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を

要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別

途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。

万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責

任を一切負うものではありません。

3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場

合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財

産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製

品に必要な安全設計を行うことをお願いします。

4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある

いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸

出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関

連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外

の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで

ください。

5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく

ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用

される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客

様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね

ます。

6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ

た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。

7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを

禁じます。

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